Книга: Основы цифровой техники

МИНИСТЕРСТВО ОБРАЗОВАНИЯ РОССИЙСКОЙ ФЕДЕРАЦИИ КАБАРДИНО-БАЛКАРСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ им. Х.М. БЕРБЕКОВА Ю. К. Тлостанов Лабораторный практикум по дисциплине "ОСНОВЫ ЦИФРОВОЙ ТЕХНИКИ" НАЛЬЧИК 2002 УДК 681.335.5 (075) ББК 73 я75 Т 49 Рецензент: заместитель директора по научной работе Института информатики и проблем регионального управления Кабардино-Балкарского научного центра

Т.Х.Иванов

Тлостанов Ю.К. Лабораторный практикум по дисциплине "Основы цифровой техники". – Каб.-Балк. ун-т, 2002. – 110 с. Рассмотрены вопросы, связанные с проектированием и применением наиболее распространенных цифровых узлов и устройств с жесткой логикой работы, являющихся основой для реализации различных средств обработки информации и управления. Предназначен для студентов специальности 220200 "Автоматизированные системы обработки информации и управления". Рекомендовано РИСом университета УДК 681.335.5 (075) ББК 73 я75 Ó Кабардино-Балкарский государственный университет им. Х.М. Бербекова, 2002 Содержание

Предисловие.........................	4
Лабораторная работа 1. Логические элементы ............	5
Лабораторная работа 2. Проектирование комбинационных цифровых устройств в заданном базисе логических элементов..........	19
Лабораторная работа 3. Проектирование и исследование дешифраторов.............................	37
Лабораторная работа 4. Двоичные сумматоры...........	47
Лабораторная работа 5. Цифровые компараторы...........	56
Лабораторная работа 6. Устройства контроля работоспособности ЦУ.	61
Лабораторная работа 7. Мультиплексоры и демультиплексоры.......	69
Лабораторная работа 8. Синтез и исследование триггеров......	77
Лабораторная работа 9. Регистры.................	92
Лабораторная работа 10. Цифровые счетчики импульсов........	100
Принятые сокращения.......................	110
Литература...........................	111

Предисловие При изучении наук примеры не менее поучительны, чем правила И. Ньютон Цель настоящего лабораторного практикума - углубление и закрепление теоретических знаний по проектированию и применению наиболее распространенных цифровых элементов, узлов и устройств, а также приобретение навыков работы с цифровыми интегральными схемами и устройствами, построенными на их основе. Все работы лабораторного практикума проводятся фронтальным методом бригадами, состоящими, как правило, из двух студентов, по различным для каждой бригады заданиям, указанным в соответствующих описаниях работ. Приступая к лабораторному практикуму, необходимо внимательно ознакомиться с излагаемыми ниже правилами, регламентирующими порядок выполнения работ. При подготовке к лабораторной работе необходимо повторить соответствующий теоретический материал, внимательно ознакомиться с описанием работы, выполнить домашнее задание. Результаты подготовки фиксируются письменно в форме заготовки отчетов, которые выполняются каждым студентом в выделенной для этих целей тетради (желательно в клетку) и сохраняемой до конца лабораторного практикума. Заготовки отчетов должны содержать цель работы, далее по каждому пункту задания: ─ функции, реализуемые цифровым устройством, представленные в аналитической или (и) табличной форме, их преобразования, поясняющие процесс проектирования; ─ схему спроектированного узла или устройства; ─ в случаях, оговоренных в описании, - временные диаграммы, поясняющие работу цифрового устройства; ─ таблицы для записи результатов экспериментов; Исследуемые цифровые узлы и устройства собираются на одном и том же закрепленном за бригадой универсальном лабораторном стенде из элементов и интегральных схем, установленных на лицевой панели стенда. В начале каждого занятия преподаватель проводит сплошной или выборочный опрос студентов, в результате которого им дается разрешение на выполнение работы. Для получения разрешения на выполнение работы студент должен иметь заготовку отчета на выполнение работы, знать теоретический материал, относящийся к данной работе, иметь четкое представление о содержании и порядке выполнения экспериментальной части. Зачет по работе выставляется после оформления отчета и обсуждения (защиты) с преподавателем полученных результатов. Лабораторная работа 1 Логические элементы Цель работы: а) ознакомление с универсальным лабораторным стендом и приобретение навыков работы на стенде; б) исследование функционирования основных логических элементов. 1. Теоретические основы лабораторной работы Элементной базой современных цифровых устройств и систем являются цифровые интегральные схемы. Цифровая интегральная схема (ИС) – это микроэлектронное изделие, изготовленное методами интегральной технологии (чаще полупроводниковой), заключенное в самостоятельный корпус и выполняющее определенную функцию преобразования дискретных (цифровых) сигналов. Номенклатура выпускаемых промышленностью цифровых ИС достаточно обширна и, следовательно, весьма разнообразны реализуемые ими функции преобразования. Простейшие преобразования над цифровыми сигналами осуществляют цифровые ИС, получившие названия логических элементов (ЛЭ). Для описания работы цифровых ИС, а следовательно и устройств, построенных на их основе, используется математический аппарат алгебры логики или булевой алгебры. Возможность применения булевой алгебры для решения задач анализа и синтеза цифровых устройств обусловлена аналогией понятий и категорий этой алгебры и двоичной системы счисления, которая положена в основу представления преобразуемых устройством сигналов. 1.1 Основы булевой алгебры Основными понятиями булевой алгебры являются понятия логической переменной и логической функции. Логической переменной называется величина, которая может принимать одно из двух возможных состояний (значений), одно из которых обозначается символом “0”, другое – “1” (для обозначения состояний возможно применение и других символов, например, “Да” и “Нет” и др.). Сами двоичные переменные чаще обозначают символами х1, х2,. В силу определения логические переменные можно называть также двоичными переменными. Логической (булевой) функцией (обычное обозначение – у) называется функция двоичных переменных (аргументов), которая также может принимать одно из двух возможных состояний (значений): “0” или “1”. Значение некоторой логической функции n переменных определяется или задается для каждого набора (сочетания) двоичных переменных. Количество возможных различных наборов, которые могут быть составлены из n аргументов, очевидно, равно . При этом, поскольку сама функция на каждом наборе может принимать значение “0” или “1”, то общее число возможных функций от n переменных равно . Таким образом, множество состояний (значений), которые могут принимать как аргументы, так и функции, равно двум. Для этих состояний в булевой алгебре определяются отношение эквивалентности, обозначаемое символом равенства (=) и три операции: а) логического сложения (дизъюнкции), б) логического умножения (конъюнкции), в) логического отрицания (инверсии), обозначаемые соответственно символами: + или - операция дизъюнкции, или или & - операция конъюнкции, - операция инверсии (* - символ аргумента или функции). Постулативно полагается, что при выполнении перечисленных операций отношения эквивалентности имеют вид: а) 0 + 0 = 0, б) 0 × 0 = 0, в) = 1, 0 + 1 = 1, 0 × 1 = 0, = 0. 1 + 0 = 1, 1 × 0 = 0, 1 + 1 = 1; 1 × 1 = 1; На основании постулатов (1) можно вывести следующие соотношения (законы) алгебры логики: 1. Законы одинарных элементов (универсального множества – а), нулевого множества – б), тавтологии – в)): а) х + 1 = 1, б) х + 0 = х, в) х + х = х, х × 1 = х; х × 0 = 0; х × х = х. 2. Законы отрицания (двойного отрицания – а), дополнительности – б), двойственности – в)): а) б) в) ; . 3. Законы абсорбции или поглощения – а) и склеивания – б): а) б) Законы двойственности (3, в), называемые также законами деМоргана, были обобщены К. Шенноном на случай произвольного (n) числа аргументов. Кроме законов, перечисленных выше и не имеющих аналогов в обычной алгебре (алгебре чисел), для алгебры логики справедливы законы обычной алгебры: коммутативные или переместительные, дистрибутивные или распределительные, ассоциативные или сочетательные. Любая логическая функция у n двоичных переменных может быть задана таблично. Такие таблицы, получившие название таблиц истинности, содержат строк, в которые записываются все возможные двоичные наборы значений аргументов, а также соответствующее каждому из этих наборов значение функции. Пример 1. Составить таблицу истинности логической функции у равнозначности (эквивалентности) трех двоичных переменных , т.е. функции, которая принимает единичное значение только при совпадении всех трех аргументов, ее образующих. Решение. Сначала выпишем все возможные наборы (комбинации) трех переменных. Таких наборов, очевидно, 8. Чтобы не ошибиться при перечислении наборов аргументов, нужно сразу приучиться перечислять их единообразно – в виде возрастающей последовательности чисел, представленных в двоичной системе счисления. Для рассматриваемого примера наборы трех переменных нужно перечислить в следующем порядке: 000, 001, 010, 011, 100, 101, 110, 111 – итого восемь двоичных чисел – от 0 до 7. Далее для каждого набора двоичных переменных определим, исходя из смысла ситуации, соответствующее значение функции. В результате получаем таблицу истинности логической функции "равнозначность трех двоичных переменных" (табл. 1). Задание логической функции таблицей истинности не всегда удобно. При большом числе двоичных переменных (n ³ 6) табличный способ задания функции становится громоздким и теряет наглядность. Возможен и аналитический способ задания логических функций, который предусматривает запись функции в форме логического выражения, устанавливающего, какие логические операции над аргументами функции должны выполняться и в какой последовательности. Алгебра логики предполагает возможность образования сложных функций, т.е. функций, аргументы которых являются функциями других двоичных аргументов. Например, если , а и , очевидно, что . Операция замены аргументов одной функции другими функциями называется суперпозицией функций. Эта операция дает возможность выразить сложную логическую функцию через более простые (элементарные). Приведем описание некоторых, имеющих большое значение в цифровой технике, элементарных логических функций и ЛЭ, реализующих эти функции. Функция “отрицание” – это функция одного аргумента (другие названия функции: инверсия, логическая связь НЕ). Аналитическая форма задания этой функции: где - логическая функция, - аргумент. Электронный ЛЭ, реализующий функцию “Отрицание” в виде определенных уровней электрических сигналов, называют инвертором или ЛЭ “НЕ”. Инвертор на схемах изображается, как показано на рис. 1, а. Вход ЛЭ слева, выход – справа. На выходной линии, в месте соединения ее с прямоугольником, изображается кружок – символ инверсии. На языке цифровой техники инверсия означает, что выходной сигнал (у) противоположен входному (х). Сказанное иллюстрирует рис. 1, б, на котором приведены временные диаграммы инвертора. Функция “конъюнкция” – это функция двух или большего числа аргументов (другие названия функции: логическое умножение, логическая связь И ). Аналитическая форма задания функции двух аргумент и : или или . Функция “конъюнкция” равна 1 тогда и только тогда, когда все ее аргументы равны 1. ЛЭ, реализующий функцию “Конъюнкция” называют конъюнктором или ЛЭ “И”. На рис. 2 приведены: условное графическое изображение двухвходового (а) и трехвходового (б) конъюнкторов; временные диаграммы (в) и таблица истинности (г) двухвходового конъюнктора. ЛЭ “И” часто используют для управления потоком информации. При этом на один из его входов поступают сигналы, несущие некоторую информацию, а на другой – управляющий сигнал: пропустить информацию – 1, не пропустить – 0. ЛЭ “И”, используемый таким образом, называют вентиль. Функция “дизъюнкция” – это функция двух или большего числа аргументов (другие названия функции: логическое сложение, логическая связь ИЛИ ). Функция равна 1, если хотя бы один из ее аргументов равен 1 (рис. 2, в). Обозначение функции “Дизъюнкция”: или . ЛЭ, реализующий функцию “дизъюнкция”, называют дизъюнктором или ЛЭ “ИЛИ”. Условное изображение и временные диаграммы ЛЭ “ИЛИ” приведены на рис. 3. Функция “штрих Шеффера” (другое название функции – логическая связь “И-НЕ”) – это функция двух или большего числа аргументов. Таблица истинности функции “И-НЕ” представлена на рис. 4, б. Легко видеть, что это инверсия функции “И”, т.е. отрицание конъюнкции. Функция равна 1, если равен 0 хотя бы один из ее аргументов, функция равна 0 при равенстве всех аргументов 1. Обозначение функции “И-НЕ”: . Условное изображение ЛЭ, реализующего функцию “штрих Шеффера”, приведено на рис. 4, а. Используя только ЛЭ “И-НЕ”, можно реализовать любую из вышерассмотренных логических функций (НЕ, И, ИЛИ), как показано на рис. 5, а-в. Функция “стрелка Пирса” – это функция двух или большего числа аргументов (другое название функции – логическая связь “ИЛИ-НЕ”). Данная функция является инверсией функции “ИЛИ”, значения функции представлены на рис. 6, б, в формулах обозначается как . Условное изображение ЛЭ, реализующего функцию “ИЛИ-НЕ” приведено на рис. 6, а. ЛЭ “ИЛИ-НЕ” также, как и ЛЭ “И-НЕ” позволяет реализовывать логические функции НЕ, ИЛИ, И. Отмеченное иллюстрирует рис. 7. Функция “сумма по модулю 2”(М2) – это функция двух или большего числа аргументов. Обозначение в формулах: (в случае функции двух аргументов и ). Таблица истинности функции представлена на рис. 8, а. На рис. 8, б приведено условное графическое изображение двухвходового ЛЭ, реализующего эту функцию. Название функции связано с тем, что есть арифметическая сумма двоичных чисел и в пределах одного разряда: 0+0=0; 0+1=1; 1+0=1; 1+1=10. В последнем случае возникает единица переноса в соседний старший разряд, а в разряде самих слагаемых получается ноль. Отсюда широкое применение этого ЛЭ при построении суммирующих устройств. Функция М2 обладает интересным свойством, которое полезно запомнить: при инвертировании одного из аргументов вся функция инвертируется, т.е. . Инверсия суммы по модулю 2 для двух аргументов имеет и собственный смысл: это функция равнозначности ; она равна единице, если . Следовательно, для построения схем сравнения одноразрядных чисел достаточно проинвертировать один из аргументов или результат. Полезно запомнить также следующие очевидные соотношения: Первые два равенства позволяют применять ЛЭ М2 в качестве управляемого инвертора. Если использовать один из входов М2 как управляющий и подавать на него уровень логического 0 или 1, то информация, поступающая по второму входу, будет пропускаться на выход без изменения или инвертироваться. В случае двух аргументов функцию М2 называют также функция неравнозначности , исключающее ИЛИ, поскольку полностью совпадают таблицы истинности этих функций. Если же функция М2 трех или большего числа аргументов, то применение названий “неравнозначность”, “исключающее ИЛИ” не правомерно. Последнее следует из сопоставления таблиц истинности этих функций (табл. 2), из которой следует, что это совершенно различные функции. Таблица 2

Аргументы	Функции
	М2=	Неравнозначность	Исключающее ИЛИ (один и только один)
0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1	0 1 1 0 1 0 0 1	0 1 1 1 1 1 1 0	0 1 1 0 1 0 0 0

Стандартные ИС ЛЭ И, ИЛИ, И-НЕ, ИЛИ-НЕ имеют 2, 3, 4 или 8 входов. Число аргументов, входящих в конъюнкцию (дизъюнкцию) или ее инверсию может отличаться от числа входов ЛЭ. Типовыми ситуациями являются наличие у имеющегося ЛЭ “лишних” (неиспользуемых) в данном случае входов или, напротив, нехватка у имеющегося ЛЭ необходимого числа входов. Например, нужно получить конъюнкцию (дизъюнкцию) или ее инверсию пяти переменных. В сериях ИС нет ЛЭ с пятью входами и придется взять элемент с восмью входами, у которого окажется три “лишних” входа (рис. 9, а). Принципиально возможно поступить следующим образом: “лишние” входы подсоединить к задействованным (рис. 9, б) или подать на них некоторые константы (логические “1” или “0”), не изменяющие логику работы ЛЭ (рис. 9, в). Рис. В других случаях число входов ЛЭ меньше числа аргументов конъюнкции (дизъюнкции) или ее инверсии. Для ЛЭ И и ИЛИ решение задачи не представляет трудностей – для получения нужного числа входов берется несколько ЛЭ, выходы которых объединяются далее элементом того же типа (рис. 10, а). На этом рисунке звездочка обозначает операцию конъюнкцию или дизъюнкцию. 1.2 Назначение и технические характеристики универсального лабораторного стенда 1.2.1. Универсальный лабораторный стенд (УЛС) предназначен для исследования функционирования ИС основных ЛЭ и ИС типовых цифровых узлов, а также для исследования методов проектирования на их основе цифровых устройств, реализующих некоторые, в общем случае произвольные функции преобразования. 1.2.2. Используемая в УЛС элементная база – ИС потенциального типа, логика – транзисторно-транзисторная (ТТЛ). 1.2.3. Питание стенда осуществляется от источника постоянного тока напряжением 5В. Включение стенда осуществляется тумблером “сеть”, при этом загорается расположенный рядом с тумблером светоизлучающий диод (индикатор включения УЛС). 1.2.4. Для всех ИС, установленных на наборном поле УЛС уровень логической “1” представлен напряжением от 2.4 до 5В, уровень логического “0” – напряжением от 0 до 0.4В. 1.2.5. Наличие незадействованных входов ИС равносильно подаче на них уровней логической “1”. 1.2.6. Коммутация (соединение) элементов и ИС, расположенных на УЛС производится с помощью гибких изолированных проводников, заканчивающихся штекерами. 1.2.7. Задание наборов входных переменных (входных кодовых комбинаций) производится с помощью шестиразрядного тумблерного регистра, расположенного в нижнем ряду наборного поля УЛС. 1.2.8. Индикация уровней выходных сигналов исследуемых схем осуществляется с помощью светоизлучающих диодов (8 шт.), расположенных в верхнем ряду наборного поля УЛС. Светоизлучающие диоды загораются от сигналов уровня логической “1”.

Рис. 10. Схема наращивания числа входов ЛЭ

а)

б)

2. Задание на лабораторную работу 2.1. Для ЛЭ, соответствующих вашему варианту (табл. 3): 2.1.1. Снять таблицу истинности; 2.1.2. Записать логические выражения, реализуемые ЛЭ; 2.1.3. Изобразить временные диаграммы, характеризущие работу ЛЭ. Таблица 3

№ бригады (варианта)	Исследуемые логические элементы
	НЕ	2И	2И-НЕ	2ИЛИ	2М2	3И	3И-НЕ	3ИЛИ
1 2 3 4 5	+ + + + +	+ + +	+ +	+ + +	+ + + + +	+ +	+ + +	+ +

2.2. Реализовать логическую функцию, соответствующую вашему варианту, используя заданный тип ЛЭ (табл. 4). Снять таблицу истинности ЛЭ или соединения ЛЭ (схемы), реализующих требуемую функцию. Таблица 4

№ бригады (варианта)	Функция, подлежащая реализации	Тип используемых ЛЭ
1	а)	4И-НЕ
	б)	2М2
2	а)	4И-НЕ
	б)	2М2
3	а)	2И-НЕ
	б)	2М2
4	а)	2И
	б)	2М2
5	а)	4ИЛИ
	б)	2М2

3. Контрольные вопросы 1. Объясните, как на УЛС можно проверить исправность соединительных проводников (отсутствие обрывов)? 2. Что такое таблица истинности ЛЭ или устройства, осуществляющего некоторое логическое преобразование? 3. Укажите размерность таблицы истинности (число строк и число столбцов) ЛЭ: 4И и 2 ИЛИ. 4. Объясните, почему неиспользуемые входы ЛЭ “ИЛИ”, “ИЛИ-НЕ” соединяют с корпусом (уровнем логического “0”), а на неиспользуемые входы ЛЭ “И”, “И-НЕ” подается напряжение уровня логической “1”? 5. ЛЭ каких типов соответствуют приведенным таблицам истинности? а) б) 6. Используя ЛЭ наборного поля получите три различных варианта схем, реализующих логическую функцию “5И-НЕ”. Который из них является наиболее оптимальным (рациональным)? 7. Какую логическую функцию реализует цепочка из К последовательно соединенных инверторов, если К – нечетное число, К – четное число? Чему эквивалентны такие цепочки? 8. Изобразите временные диаграммы, характеризующие функционирование ЛЭ: НЕ, 3И, 3ИЛИ, 3И-НЕ, 3М2. 9. Записать логические выражения и составить таблицы истинности ЛЭ, которым соответствуют приведенные временные диаграммы: Лабораторная работа 2 Проектирование комбинационных цифровых устройств в заданном базисе логических элементов Цель работы: изучение методов проектирования цифровых устройств комбинационного типа в заданном функционально полном наборе логических элементов (ЛЭ): - основном функционально полном наборе (ОФПН), включающем ЛЭ «И», «ИЛИ», «НЕ»; - монофункциональных наборах ЛЭ, «И- НЕ» или «ИЛИ НЕ». 1. Теоретические основы лабораторной работы Комбинационным цифровым устройством (КЦУ) называется устройство, выходные сигналы которого в некоторый момент времени работы однозначно определяются лишь сигналами, действующими в тот же момент времени на его входах. В КЦУ отсутствуют элементы памяти, поэтому выходные сигналы таких устройств формируются и сохраняются только в период действия входных. КЦУ применяются для выполнения целого ряда логических и арифметических преобразований над входными сигналами и используются в качестве шифраторов, дешифраторов, сумматоров, мультиплексоров и других функциональных узлов. В общем случае проектируемое КЦУ может быть представлено в виде черного ящика (ЧЯ), имеющего n входов и m выходов. Единственно, что изначально известно об этом ЧЯ – это требуемый алгоритм его функционирования, т.е. характер связи между входными воздействиями и выходными сигналами (реакциями). Проектирование сводится к определению оптимальной (в некотором смысле) структуры (схемы) КЦУ (ЧЯ), реализуемой в заданном базисе ЛЭ. Другими словами, проектирование КЦУ сводится к нахождению схемы КЦУ, удовлетворяющей требуемому алгоритму функционирования при двух следующих ограничениях: во- первых, схема КЦУ должна быть реализована с помощью ЛЭ заданного функционального полного набора; во-вторых, поскольку требуемый алгоритм функционирования, в общем случае, может быть реализован с помощью различных схем, то должна быть определена (выбрана) некоторая, в определенном смысле, наилучшая (оптимальная) схема, например, схема, отличающаяся минимумом аппаратурных затрат, т.е. минимальным числом ЛЭ или ИС. Процесс проектирования КЦУ в общем случае включает следующие этапы: 1. Словесное описание алгоритма функционирования КЦУ, т.е. описание работы устройства в понятийной форме (на обычном языке). 2. Оценка размерности задачи и решение вопроса о проектировании КЦУ в целом или по частям, чему предшествует разделение (условное) КЦУ на составные части. В отдельных случаях для снижения трудоемкости и громоздкости задачи проектирования КЦУ разбивается на ряд более простых устройств (узлов), в совокупности реализующих требуемый алгоритм функционирования, проектирование которых не составляет особых сложностей. 3. Переход от словесного к формализованному заданию алгоритма функционирования КЦУ с помощью логических (булевых) функций. 4. Минимизация логических функций. 5. Преобразование минимальных форм логических функций к виду, реализуемому ЛЭ заданного функционально полного набора. 6. Построение схемы КЦУ по полученным (этапы 1-5) логическим функциям. 1.1 Формы представления алгоритмов функционирования КЦУ Алгоритм функционирования любого КЦУ может быть представлен в виде словесного описания. Например, алгоритм функционирования КЦУ, фиксирующего совпадение (эквивалентность) двух двоичных переменных может быть задан следующим образом: КЦУ должно формировать на выходе сигнал уровня логической единицы (у=1) тогда и только тогда, когда совпадают двоичные переменные х1 и х 2 на его входах, в иных случаях сигнал на выходе КЦУ должен быть уровня логического нуля (у=0). Условно сказанное можно записать в виде y = x1 ~ x 2; запись следует читать: «у равно х1 эквивалентно (или равнозначно) х2». Эту же функцию можно представить в табличной форме (рис. 1). Таблица показывает, чему равен выходной сигнал схемы у при различных возможных сочетаниях входных сигналов х1 и х2. Такая таблица именуется таблицей истинности. Имея таблицу истинности, легко осуществить переход к аналитическому выражению функции. В алгебре логики существуют две основные аналитические формы представления функций: совершенная дизъюнктивная нормальная форма (СДНФ) и совершенная конъюнктивная нормальная форма (СКНФ). Каждая из этих форм образуется посредством суперпозиции специально образуемых вспомогательных элементарных функций – минтермов и макстермов. Минтерм – это конъюнкция (логическое произведение), в которую входят все n входных переменных в прямой или инверсной форме, а макстерм – дизъюнкция (логическая сумма), в которую также входят в прямой или инверсной форме все n переменных, образующих функцию. Количество минтермов и макстермов заданного числа n переменных совпадает с числом различных наборов переменных – 2n. СДНФ логической функции – это дизъюнкция минтермов, соответствующих наборам входных переменных, для которых функция равна единице. СКНФ логической функции – это конъюнкция макстермов, соответствующих входным наборам, для которых функция равна нулю. 1.2 Алгоритм перехода от таблицы истинности логической функции к ее записи в виде СДНФ 1. Выбрать в таблице такие наборы входных переменных, на которых функция обращается в единицу; 2. Записать минтермы для выбранных наборов входных переменных. При этом необходимо руководствоваться следующим правилом: если значение входной переменной в наборе – единичное, то она записывается в прямой форме, если же значение переменной – нулевое, то – в инверсной форме; 3. Полученные минтермы объединить между собой знаками дизъюнкции. Пример 1. Получить СДНФ логической функции y = x1 ~ x2. Решение. Из таблицы истинности (рис.1.) следует, что функция у=1 на двух наборах входных переменных: (0 0) и (1 1). Для выбранных наборов записываем минтермы в соответствии с п.2 приведенного выше алгоритма: , . Соединив минтермы знаком дизъюнкции, получим СДНФ функции: 1.3 Алгоритм перехода от таблицы истинности логической функции к ее записи в виде СКНФ 1. Выбрать в таблице истинности такие наборы входных переменных, на которых функция принимает нулевые значения; 2. Записать макстермы для выбранных наборов. При этом следует руководствоваться следующим правилом: если значение входной переменной в наборе нулевое, то она записывается в прямой форме, если значение переменной единичное, то – в инверсной форме; 3. Полученные макстермы соединить знаками конъюнкции. Пример 2. Получить СКНФ логической функции y = x1 ~ x2. Решение. Из таблицы истинности (рис.1.), следует, что функция y=x 1~x2=0 на двух наборах входных переменных (0 1) и (1 0). Для указанных наборов записываем макстермы и . Соединив их знаком конъюнкции, получим СКНФ функции: Нетрудно убедиться, что СДНФ и СКНФ функции эквивалентны. 1.4 Минимизация логических функций Работа любого КЦУ с одним выходом может быть описана логическим выражением или системой m логических выражений, если у КЦУ m выходов. Другими словами, всякому КЦУ с одним выходом или каждому из m выходов многовыходного КЦУ взаимно однозначно соответствует логическое выражение, в котором буквы соответствуют входным переменным, а знаки операций – ЛЭ, выполняющим эти операции. Подобные логические выражения именуют уравнениями связи «вход- выход» КЦУ. В этих условиях упрощение схемы КЦУ сводится к минимизации логических выражений, соответствующих этим устройствам. СДНФ и СКНФ используются для первоначального представления логических функций, но эти формы, как правило, неэкономичны для построения схем КЦУ. Прежде чем строить схему, реализующую логическую функцию, ее необходимо минимизировать, т.е. найти такую эквивалентную форму представления, при которой выражение для функции будет состоять из наименьшего числа переменных (букв). Минимизация логических функций может быть проведена аналитически, используя постулаты и законы булевой алгебры. Основными понятиями, которые вводятся на этапе минимизации логических функций, являются понятия смежных минтермов и импликант, а основной операцией упрощения является операция склеивания смежных минтермов. Смежными принято называть минтермы, отличающиеся формой вхождения в них лишь одной переменной (в один минтерм переменная входит в прямой форме, а в другой – в инверсной). Например, смежными являются минтермы и (различаются формой вхождения только переменной х1). Два смежных минтерма СДНФ могут быть объединены по разнящемуся аргументу, в результате чего происходит их замена одной конъюнкцией с числом переменных на единицу меньшим, чем в исходных минтермах. Например, Операция объединения смежных минтермов по разнящейся переменной именуется склеиванием. Конъюнкция, получаемая в результате склеивания двух смежных минтермов, называется импликантой. Импликанты с одинаковым числом переменных (рангом), в свою очередь могут оказаться смежными, что позволяет производить их склеивание между собой. Процесс многоступенчатого склеивания приводит к получению импликант, которые не имеют себе смежных. Такие импликанты называют простыми. Процесс минимизации логических функций значительно упрощают карты Карно. Карты Карно представляют собой прямоугольную таблицу (матрицу), разбитую горизонтальными и вертикальными линиями на клетки (ячейки). Общее число ячеек совпадает с числом минтермов и равно 2n, где n – число переменных упрощаемой функции. Таким образом, каждая ячейка карты соответствует определенному минтерму, размещение которых осуществляется таким образом, чтобы смежные минтермы находились в соседних ячейках. Соседними считаются ячейки, имеющие общие стороны, а также расположенные на краях одних и тех же строк или столбцов карты. Такой порядок размещения минтермов обеспечивается принятым способом образования наборов переменных, соответствующих различным ячейкам карты. Все переменные разбиваются на две группы. Наборам переменных одной группы ставят в соответствие столбцы, наборам другой группы – строки карты. Для определенности крайний левый столбец и верхнюю строку карты обозначают наборами с нулевыми значениями всех переменных (это условие не является обязательным). Для функции двух переменных карта Карно представляет собой таблицу, разделенную на четыре ячейки, по одной на каждый входной набор (рис. 2, а). Строки карты связаны с переменной , столбцы – с переменной . Расположенная слева вверху ячейка соответствует входному набору (0 0) или минтерму (), расположенная ниже ее ячейка соответствует входному набору (1 0) или минтерму ( ) и т.д. В случае функции трех переменных карта Карно (рис. 2, б) содержит восемь ячеек, по одной для каждого входного набора, указанного внутри ячейки. Поскольку для функции четырех переменных существует 16 входных наборов, карта Карно разделена на 16 ячеек (рис. 2, в). Наряду с изложенным применяют и другой способ маркировки размещения минтермов: столбцы и строки карты Карно, соответствующие переменным в прямой форме, охватывают скобками и возле них проставляют символы переменных. Аналогично поступают для переменных, представленных в инверсной форме. Пример маркировки строк и столбцов карты Карно для функции трех и четырех переменных приведен на рис. 3.

				x2
х1
			x3

а)

				х3
			*				х2
х1
			x4

б) Рис. 3. Альтернативный способ маркировки строк и столбцов карты Карно для функции трех (а) и четырех (б) переменных Минтермы, соответствующие определенным ячейкам карты, образуются из наборов групп переменных (рис. 2) или наборов переменных (рис. 3), обозначающих строку и столбец, на пересечении которых расположена рассматриваемая ячейка. Например, ячейке, выделенной на рис. 3,б соответствует минтерм . 1.5 Алгоритм минимизации логических функций, заданных в СДНФ при помощи карт Карно 1. Обозначить ячейки карты, соответствующие минтермам упрощаемой функции. Обозначение состоит в простановке (записи) единиц в соответствующие ячейки карты. Остальные ячейки остаются не заполненными. Для обозначения ячеек карты используют либо аналитическое выражение упрощаемой функции, либо ее таблицу истинности. 2. 2К соседних обозначенных ячеек, расположенных по столбцу или по строке, либо образующих прямоугольник или квадрат, объединить в контур (блок). При образовании блоков необходимо придерживаться следующих правил: 2.1. Одни и те же ячейки могут входить в несколько блоков; 2.2. Блоки должны покрывать все обозначенные ячейки; 2.3. Следует стремиться к тому, чтобы количество блоков было минимальным, а сами блоки покрывали по возможности большее число ячеек. 3. Для каждого блока записать логическое выражение в виде конъюнкции тех переменных, значения которых совпадают у всех объединенных в блок ячеек. Если блок покрывает 2, 4 или более ячеек, то конъюнкции представляют собой импликанты склеиваемых минтермов. Ранг полученных таким образом импликант меньше ранга минтермов, объединенных в контур, на К единиц. 4. Логические выражения для блоков объединить значками дизъюнкции. Полученное выражение представляет собой минимизированную дизъюнктивную нормальную форму (МДНФ) логической функции. Пример 3. Минимизировать с помощью карты Карно логическую функцию: Решение. Упрощаемая функция трех переменных задана своей СДНФ. Выбираем соответствующую карту Карно (рис. 3,а) и обозначаем ее ячейки, соответствующие минтермам функции. Так как упрощаемая функция содержит пять минтермов, то и на карте Карно должно быть пять обозначенных ячеек (рис.4).

1 2 х1			1	1	1
			1	1

Рис. 4. Пример минимизации функции После заполнения карты образуем контуры, покрывающие все обозначенные ячейки (в соответствии с правилами, изложенными выше). Для рассматриваемой функции достаточно образовать два контура. В первый входят четыре ячейки, находящиеся в средней части карты; во второй – две крайние ячейки верхней строки карты. Логическое выражение для первого контура - (так как только по совпадают обозначения ячеек, входящих в первый блок); для второго контура - . В результате получаем МДНФ функции: . 1.6 Минимизация частично определенных и инверсных логических функций Частично (не полностью) определенными называют функции, значения которых заданы лишь для части множества возможных наборов их переменных. Такие функции достаточно часто встречаются в задачах проектирования КЦУ, где их происхождение обусловлено тем, что некоторые сочетания (комбинации) входных переменных при работе КЦУ не имеют места. Наборы переменных, для которых функция не определена, называют избыточными или запрещенными. Например, избыточные наборы будут иметь место при реализации двоично-десятичного кода, т.е. при представлении десятичных цифр от 0 до 9 двоичным кодом. Действительно, для такого представления необходимо использовать четыре двоичные переменные (четыре двоичных разряда), и из общего числа 16 наборов этих переменных использовать только первые 10. Следовательно, 6 наборов оказываются избыточными. При минимизации частично определенных функций производят их доопределение , которое состоит в произвольном задании значений функции, соответствующих избыточным наборам. Эти значения можно выбирать равными 0 или 1. Доопределение выполняют таким образом, чтобы результирующая МДНФ функции была наиболее простой (при этом учитывается возможность выполнения дополнительных склеиваний при доопределении функции). Пример 4. Минимизировать логическую функцию, заданную своей таблицей истинности (рис. 5, а). Значения функции, соответствующие трем последним наборам входных переменных, не определены (что отмечено * в столбце y исх). На карте Карно рассматриваемой функции (рис. 5, б) ячейки для избыточных наборов также отмечены звездочками. Доопределение функции единицами для всех избыточных наборов позволяет представить ее МДНФ в виде: Для сравнения приведем выражение исходной функции: , которую без приема доопределения упростить невозможно. В пределах определения (на допустимых наборах входных переменных) значения функций уисх и удоопр совпадают. Выяснение тождественности этих функций на запрещенных наборах не представляет интереса, так как при работе КЦУ они не будут иметь места. Сократить трудоемкость минимизации иногда можно за счет работы не с самой заданной функцией, а с ее инверсией. Если число единиц в таблице истинности превышает половину числа наборов переменных, то СДНФ для инверсии функции будет содержать меньше конъюнкций, чем СДНФ для прямой функции.

х1	х2	х3	уисх	удоопр
0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	0 0 0 1 1 * * *	0 0 0 1 1 1 1 1

а)

				х1
				*	1
х3			1	*
			х2

б) Рис. 5. Таблица истинности (а) и карта Карно (б) частично определенной функции Пример 5. Упростить функцию, заданную таблицей истинности (рис. 6). Решение. СДНФ требуемой (прямой) функции

х1	х2	х3	y
0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	1 1 1 1 1 0 1 0	0 0 0 0 0 1 0 1

Рис. 6. Таблица истинности функции Поскольку столбец у содержит шесть единиц из восьми возможных, то столбец для содержит лишь две единицы, что и отражено в таблице (рис. 6). Для СДНФ будет значительно проще: Последнее выражение более обозримо, чем для у, и легко минимизируется: , откуда . 1.7 Преобразование минимальных форм логических функций к виду, реализуемому ЛЭ заданного функционально полного набора Любая логическая функция, как было сказано выше, может быть записана в виде СДНФ или СКНФ. Следовательно, любую функцию n переменных можно представить с помощью набора трех элементарных функций: инверсии, дизъюнкции и конъюнкции. Возможны и другие наборы функций, с помощью которых может быть выражена произвольная функция. Набор элементарных булевых функций называют функционально полным (ФПН), если любая функция произвольного числа переменных может быть представлена суперпозицией функций этого набора. Набор логических функций инверсия (НЕ), дизъюнкция (ИЛИ) и конъюнкция (И) получил наименование основного (ОФПН). Среди других наборов функций, образующих ФПН, особый интерес представляют так называемые монофункциональные наборы, содержащие всего одну булеву функцию. Таковыми, в частности, являются набор, состоящий только из функции «штрих Шеффера» (И-НЕ) и набор, состоящий только из функции «стрелка Пирса» (ИЛИ- НЕ). 1.8 Минимальные формы в монофункциональных базисах Основой для получения минимальных форм логических функций в базисах функций штрих Шеффера и стрелка Пирса может служить МДНФ, полученная в результате решения задачи минимизации. МДНФ представляет собой дизъюнкцию простых импликант и может быть представлена в обобщенном виде: (1) где Ji – символ импликант, а d - их количество. Формулы функций штрих Шеффера и стрелка Пирса для случая r переменных имеют вид: (2) (3) Для перехода от МДНФ к минимальной форме в базисе функции штрих Шеффера конъюнкции и дизъюнкции в выражении (1) должны быть заменены функциями вида (2). Это достигается двукратным инвертированием (1) и применением теоремы де Моргана-Шеннона. Первое инвертирование (1) с учетом указанной теоремы приводит к соотношению: (4) Второе инвертирование с учетом закона двойного отрицания дает: (5) Каждый из членов соотношения (5) и все это соотношение в целом представляет собой функции штрих Шеффера. Следовательно, (5) выражает переход от МДНФ к искомой форме формулы в базисе функций штрих Шеффера. Формулу (5) называют оптимальной конъюнктивной инверсной формой логической функции или оптимальным инверсным произведением. Переход от МДНФ к минимальной форме в базисе функций стрелка Пирса осуществляется заменой импликант в (1) функциями вида (3). Обозначим преобразованную в соответствии с теоремой де Моргана-Шеннона инверсию импликанты символом Gi. Тогда (4) можно переписать в виде: (6) Трехкратное инвертирование (6) приводит к искомой форме формулы в базисе функций стрелка Пирса (7) Каждый член дизъюнкции в (7) и инверсия всей дизъюнкции представляет собой функции стрелка Пирса; заключительное инвертирование также может быть выполнено элементами стрелка Пирса (ИЛИ - НЕ). Формулу (7) называют оптимальной дизъюнктивной инверсной формой логической функции или оптимальной инверсной суммой. Пример. 6. Представить логическую функцию «равнозначность двух переменных» в базисе функций штрих Шеффера и стрелка Пирса. Решение. СДНФ функции равнозначность двух переменных (приведена выше) имеет вид: (8) Первое инвертирование (8) с учетом теоремы де Моргана приводит к выражению: . Второе инвертирование с учетом закона двойного отрицания приводит к искомой форме в базисе функций штрих Шеффера: (8.1) Четырехкратное инвертирование (8.1) дает искомую форму в базисе функций стрелка Пирса: (8.2) 1.9 Проектирование схемы КЦУ в заданном базисе ЛЭ Каждая из элементарных логических функций, образующих ОФПН, может быть воспроизведена (реализована) соответствующими ЛЭ: инверторами (НЕ), дизъюнкторами (ИЛИ) и конъюнкторами (И), образующими ОФПН ЛЭ. Аналогичным образом могут быть реализованы функции монофункциональных наборов: функции штрих Шеффера – с помощью ЛЭ «И-НЕ», функции стрелка Пирса – с помощью ЛЭ «ИЛИ -НЕ», образующих монофункциональные наборы ЛЭ. Основой для проектирования КЦУ в ОФПН ЛЭ служит минимальная форма логической функции – МДНФ или МКНФ. Основой для проектирования КЦУ в монобазисном наборе ЛЭ служит оптимальное инверсное произведение или оптимальная инверсная сумма. Пример 7. Спроектировать схему КЦУ равнозначности двух переменных а) в ОФПН ЛЭ, б) в монофункциональном наборе ЛЭ «И -НЕ», в) в монофункциональном наборе ЛЭ «ИЛИ -НЕ». Решение. Основой для проектирования являются выражения (8), (8.1) и (8.2) соответственно. Схемы КЦУ, реализующие функцию “равнозначность двух переменных”, приведены на рис.7. 1.10 Проектирование многовыходных КЦУ На практике часто встречается необходимость проектирования КЦУ, имеющих несколько (m) выходов. В этих случаях для синтеза схемы устройства можно воспользоваться рассмотренной выше последовательностью действий, если представить устройство в виде совокупности соответствующего числа (m) КЦУ, имеющих общие входы. Другими словами, проектирование многовыходного КЦУ сводится к синтезу m одновыходных схем КЦУ, имеющих общие входы х1 , х2, ., хn, выходы которых в совокупности образуют выходы устройства: у1, у2, ., уm. Пример 8. Спроектировать схему КЦУ, вычисляющего значения функции у =х2+3, если х может принимать целые значения в диапазоне от 0 до 3. Решение. Представим функцию, подлежащую реализации в виде таблицы (рис.8.) В проектируемом устройстве как аргумент х, так и функция у должны быть представлены в виде двоичных кодов. Перевод х и у в двоичные коды осуществляется по известным правилам преобразования десятичных чисел в двоичные коды. Число разрядов n и m, необходимых для представления х и у в двоичном коде, определяется согласно соотношениям: n ≥ log2(xmax+1), m ≥ log 2(ymax+1). (9) Из (9) находим число двоичных разрядов, необходимых для представления аргумента х и функции у в виде ближайших больших целых чисел: n ≥ log2(3+1)=2, m ≥ log2(12+1)=4.

Дв. разряды х и у

Таким образом, проектируемое устройство должно иметь два входа, на которые поступают двоичные разряды аргумента х1 и х2 и четыре выхода, на которых формируются двоичные разряды функции у1 , у2, у3, у4 (рис.9, а). Для получения уравнений связи выходных переменных (реакций) с входными переменными (воздействиями) изобразим таблицу истинности (функционирования) устройства (рис. 9, б).

х2	х1	у4	у3	у2	у1
21	20	23	22	21	20
Весовые коэф-ты разрядов 0 0 1 1	0 1 0 1	0 0 0 1	0 1 1 1	1 0 1 0	1 0 1 0

а) б) Рис. 9. Условное графическое изображение (а) и таблица функционирования (б) проектируемого устройства Из таблицы функционирования для каждого выхода уi (i=1, 2, 3, 4) получим уравнения связи в виде СДНФ: , , . Упростим (минимизируем) полученные выражения (выражение для у4 не упрощается): , , (10) . По полученным МДНФ (10) синтезируем схему устройства, используя ОФПН ЛЭ (рис. 10). Рис. 10. Схема КЦУ, вычисляющего значения функции у=х2+3, (область определения х: 0, 1, 2, 3) 2. Задание на лабораторную работу 2.1. Для каждого КЦУ, предусмотренного заданием (см. табл. 1): 2.1.1. Составить таблицу истинности; 2.1.2. Составить логические выражения функций, реализуемых КЦУ, представленные в СДНФ и СКНФ. Доказать тождественность этих форм. 2.1.3. Минимизировать при возможности полученные выражения, т.е. получить выражения для МДНФ используя: а) метод непосредственных преобразований; б) карт Карно. 2.1.4. Преобразовать полученные в п. 2.1.3. МДНФ к виду, реализуемому в монофункциональном базисе ЛЭ «И-НЕ». 2.1.5. Составить схему КЦУ, используя: а) ЛЭ ОФПН; б) монофункционального набора ЛЭ «И- НЕ». 2.1.6. Собрать схемы КЦУ на стенде и проверить правильность их функционирования. Примечание: пункты 2.1.1 – 2.1.5 задания должны быть выполнены дома. Таблица 1

Функция, реализуемая КЦУ	№ бригады
	1	2	3	4	5
1. Неравнозначность двух переменных 2. Голосования (мажоритарного контроля) «2 из 3» 3. Равнозначности трех переменных 4. Четности числа «1» в трехразрядном двоичном слове 5. Нечетности числа «1» в трехразрядном двоичном слове 6. Вычисление значений функции у=, (х принимает целые значения в диапазоне от 0 до 4), A - № бригады.	+ +	+ +	+ +	+ +	+ +

3. Содержание отчета Для каждого спроектированного и исследованного в соответствии с заданием КЦУ должны быть приведены: 3.1. Таблица истинности и логические выражения функции, реализуемых КЦУ, представленные в СДНФ и СКНФ. 3.2. Карты Карно, отражающие ход минимизации логических функций. 3.3. Преобразования, иллюстрирующие переход от МДНФ к оптимальному инверсному произведению. 3.4. Схемы КЦУ, реализованные в ОФПН ЛЭ и монофункциональном наборе ЛЭ «И-НЕ». 4. Контрольные вопросы 1. Основные постулаты (аксиомы) и законы алгебры логики. 2. Понятия минтермов и макстермов. Дизъюнктивные и конъюнктивные нормальные формы представления функций. 3. Понятия смежных минтермов, операции их склеивания, импликант. 4. Минимизация логических функций с помощью карт Карно. 5. Понятие функционального полного набора (ФПН). Примеры ФПН. 6. Последовательность (алгоритм) приведения МДНФ к виду, реализуемому в монофункциональном наборе ЛЭ, 7. Реализовать в монофункциональном наборе ЛЭ «И-НЕ» логические функции: инверсия, дизъюнкция трех переменных, конъюнкция трех переменных. 8. Реализовать в монофункциональном наборе ЛЭ «ИЛИ -НЕ» логические функции: инверсия, дизъюнкция трех переменных, конъюнкция трех переменных. 9. Оцените аппаратурные затраты (количество ИС), потребные для реализации КЦУ «равнозначность двух переменных» а) в ОФПН ЛЭ, б) в монофункциональных наборах ЛЭ. Какое схемотехническое решение является предпочтительным? 10. В чем суть операции доопределения логической функции? 11. Сколько входов и выходов должно иметь цифровое устройство, вычисляющее значение функции y= 0.5·x+4, если х может принимать целые значения в диапазоне от 0 до 10? 12. Какого типа ЛЭ необходимы для построения схемы, реализующей логическую функцию y= x1·x2+x1·x 3+x2·x3? Укажите потребное количество ЛЭ и ИС. Лабораторная работа 3 Проектирование и исследование дешифраторов Цель работы: изучение принципов проектирования дешифраторов в заданном базисе логических элементов, а также исследование функционирования спроектированных дешифраторов и интегральных схем дешифраторов. 1. Теоретические основы лабораторной работы Дешифратором (декодером) называется цифровое устройство комбинационного типа, осуществляющее преобразование n-разрядного двоичного кода в m-разрядный унитарный код. Унитарный код (код «1 из m») может быть прямым (одна «1» в некотором разряде m-разрядного двоичного кода и m-1 нулей) или обратным (один «0» и m-1 единиц). Примеры записи унитарного кода для m=8: прямого – 0001 0000, 0100 0000, ... обратного – 1101 1111, 0111 1111, ... Схема дешифратора имеет n входов, на которые поступают соответствующие разряды двоичного кода хn, xn-1, ., x 2, x1 и m выходов, на которых формируются разряды унитарного кода уm-1, ..., у1, у 0. При этом дешифратор реализует m функций вида: (1) Функции (1) соответствуют преобразованию двоичного кода в прямой унитарный код и могут быть записаны в виде:

(2)

(2) Такой системе уравнений соответствует таблица истинности (табл.1). Изло­же­нное выше соответствует полному дешифратору, т.е. дешифратору, для которого m=2n. На практике часто встречаются неполные дешифраторы, для которых m<2n, следовательно, реализующие лишь некоторые из функций (2). Из (2) и таблицы истинности следует, что каждой комбинации входных сигналов соответствует активное значение «1» (при преобразовании в прямой унитарный код) только одного определенного выходного сигнала, и неактивные значения «0» остальных m-1 выходных сигналов. Причем номер избранного выхода равен двоичному коду, поданному на входы. Например, если на дешифратор подана входная комбинация, соответствующая первой строке таблицы истинности (табл. 1), т.е. двоичный код нуля, то избранным будет выход с номером 0 (у0 ); если входная комбинация имеет вид, соответствующий второй строке таблицы истинности, т.е. двоичный код единицы - избранным будет выход с номером 1 (у 1) и т.д. Дешифраторы входят в состав практически всех серий цифровых ИС и отличаются: - числом выходов (полные и неполные дешифраторы); - видом преобразования - в прямой (прямые выходы) или обратный (инверсные выходы) унитарный код; - наличием или отсутствием стробирующего (управляющего) входа. Сигнал на этом входе разрешает или запрещает выполнение микросхемой операции дешифрирования; - быстродействием, которое характеризуется средним временем задержки распространения сигнала от входа до выхода tзд.р.ср; - энергопотреблением; т.е. мощностью, потребляемой от источника питания. Например, ИС сдвоенного дешифратора К 530 ИД-14 (рис.1, а) (в одном корпусе два автономных дешифратора «2-4», выходы инверсные) имеет по одному стробирующему входу и в каждом дешифраторе. При объединении (каскадировании) информационных и стробирующих входов, как это показано на рис.1, б, получают дешифратор 3-х разрядного двоичного кода. Входные сигналы дешифрируются первым дешифратором (при V1=0 и V2=1, т.е. при х3=0, или вторым (при V1=1 и V2=0, т.е. при х3=1) дешифратором. К 530 ИД 14 Рис.1. Дешифратор К 530 ИД 14 (а) и способ соединения двух дешифраторов для увеличения разрядности (наращивания числа входов-выходов) (б) 1.1 Линейные дешифраторы Схема дешифратора может быть построена в соответствии с уравнениями (2) и представляет собой m конъюнкторов (ЛЭ «И») с n входами, каждый из которых реализует одну из функций fj(xn, ..., x 1). Такие дешифраторы называются линейными (или матричными ). Схема линейного дешифратора, имеющего n=3 входа и m=2n =8 выходов и условное графическое изображение такого дешифратора приведено на рис. 2. Рис.2. Схема (а) линейного дешифратора «3 в 8» и его условное графического изображение (б) Таблица истинности линейного дешифратора «3 в 8» представлена в табл.2. Таблица 2 В таблице над обозначением разрядов входного кода проставлены соответствующие им весовые коэффициенты; всем не обозначенным в таблице значениям уj соответствуют неактивные уровни сигналов - «0». К достоинствам линейных дешифраторов относится их высокое быстродействие. Для схемы (рис. 2) время дешифрации (tд) равно среднему времени задержки распространения одного ЛЭ «3И», т.е. tд = tзд.р.ср.. В то же время для логических элементов, используемых в схемах линейных дешифраторов, характерно значительное число требуемых входов (коэффициент объединения по входу Коб) логического элемента, равное разрядности дешифрируемого числа - n. В составе ИС, выпускаемых промышленностью, обычно отсутствуют логические элементы с коэффициентом объединения более восьми и этим значением ограничена разрядность входных чисел линейного дешифратора, если не применяются дополнительные расширители по входу. При построении схем линейных дешифраторов существенным ограничением, кроме того, является высокая требуемая нагрузочная способность (коэффициент разветвления по выходу Краз.) ЛЭ входного регистра, с которых значения разрядов числа подаются на входы дешифратора. Для любого линейного дешифратора требуемая нагрузочная способность ЛЭ входного регистра равна половине общего числа логических элементов дешифратора: Краз =0,5×2n. Так как коэффициент разветвления базовых ЛЭ не превышает Краз=10¸20, то для линейных дешифраторов без принятия специальных мер максимальная разрядность дешифруемых чисел n = 4¸5. 1.2 Пирамидальные дешифраторы Усовершенствование структуры дешифраторов позволяет исключить отмеченные ограничения и сводится оно к формированию частичных конъюнкций, используемых в дальнейшем для получения требуемых выходных функций. Пирамидальная структура - один из видов структур дешифратора, реализующих такой принцип построения. Последний основан на том, что добавление одного разряда входной переменной увеличивает число конъюнкций вдвое за счет умножения исходной конъюнкции на дополнительную переменную в прямой и инверсной форме. Поясним сказанное следующим примером. Пусть имеется конъюнкция двух переменных х2 · х1. При введении добавочного разряда х3 эта конъюнкция образует две новых: х3х2х 1 и х 2х1, для получения которых потребуется два двухвходовых ЛЭ «И». Последовательно наращивая структуру, можно построить пирамидальный дешифратор на произвольное число входов. На рис. 3 приведена схема пирамидального дешифратора трехразрядного числа. Пирамидальный дешифратор четырехразрядного числа можно получить добавлением в схему (рис. 3) третьего каскада, содержащего 24=16 конъюнкторов и образующего четырехбуквенные конъюнкции. Пирамидальные дешифраторы отличаются от линейных использованием только двухвходовых конъюнкторов вне зависимости от разрядности дешифрируемого числа, а коэффициент разветвления ЛЭ входного регистра и всех логических элементов дешифратора также равен двум. Таким образом, пирамидальные дешифраторы свободны от ограничений, свойственных линейным дешифраторам, но в них используется большее количество ЛЭ, определяемое как N=4×(2n-1-1). При проектировании цифровых устройств на ИС первостепенную роль играет не количество ЛЭ в устройстве, а количество требуемых корпусов ИС. В то же время количество ЛЭ, располагаемых в одном корпусе ИС, определяется главным образом требуемым количеством выводов. Следовательно, в одном корпусе ИС можно расположить большее число двухвходовых конъюнкторов, чем трехвходовых, и пирамидальная структура дешифратора, оцениваемая по требуемому числу корпусов ИС, может оказаться эквивалентной или более предпочтительной, чем линейная. 1.3 Особенности проектирования неполных дешифраторов При проектировании дешифраторов, для которых m<2n (т.е. неполных дешифраторов) некоторые выходные функции уj не реализуются и, следовательно, соответствующие им входные комбинации (хn, ..., х1) являются избыточными (запрещенными). Последнее позволяет путем доопределения минимизировать некоторые функции из числа реализуемых дешифратором и, как следствие этого - упростить схему дешифратора. Поясним отмеченное следующим примером. Положим, необходимо спроектировать дешифратор с 6-ю выходами, т. е. имеющего только выходы у0 -у5 (рис. 2). Два трехвходовых конъюнктора, реализующие функции у6 и у7 при этом оказываются избыточными и из схемы могут быть исключены. Но это еще не все возможности по упрощению схемы дешифратора. Действительно, поскольку входные комбинации х 3х2 и х3х2х1 являются запрещенными, то могут быть в результате доопределения минимизированы выражения для функций у2, у3, у4 и у 5. Это следует из карт Карно (рис. 4), на которых * обозначены клетки, соответствующие запрещенным входным комбинациям. Рис. 4. Карта Карно для функции у5 На рис. показана процедура доопределения функции у5, в результате чего выражение для функции упрощается и принимает вид: у 5=х3 х1. Аналогичным образом могут быть упрощены у2, у3 и у4: Не могут быть для рассматриваемого примера доопределены и упрощены функции у0 и у1, которым соответствуют крайние клетки верхней строки карты Карно. В результате получаем схему дешифратора «3 в 6», приведенную на рис.5. 1.4. Применение дешифратора в качестве универсального логического элемента Дешифратор кроме своего основного функционального назначения - преобразователя двоичного кода в унитарный, может быть использован для реализации логических функций. Поясним сказанное на следующем примере. Пусть требуется получить некоторую логическую функцию: (3) Каждое из слагаемых выражения (3) представляет собой минтерм заданной логической функции 3-х двоичных переменных. В то же время трехбуквенные минтермы реализуются на выходах дешифратора «3-8» (см. рис.2, а). Следовательно, реализация функции (3) сводится к объединению соответствующих выходов дешифратора, как это показано на рис.6. Аналогичным образом на базе дешифратора «3-8» может быть реализована любая иная логическая функция трех аргументов. Для реализации произвольного вида логических функций четырех аргументов требуется дешифратор «4-16» и т.д. По этой причине дешифратор может рассматриваться как универсальный логический элемент. 2. Задание на лабораторную работу 2.1. Используя ЛЭ, расположенные на стенде, спроектировать схему и исследовать работу (снять таблицу истинности) линейного дешифратора: 1-я бригада - «2 в 4»; выходы прямые; 2-я бригада - «2 в 4»; выходы инверсные; 3-я, 4-я и 5-я бригады - «2 в 4»; выходы прямые; предусмотреть стробирующий вход. 2.2. Используя ЛЭ, расположенные на стенде, спроектировать и исследовать работу линейного неполного дешифратора: 1-я бригада - с 7-ю прямыми выходами; 2-я бригада - с 6-ю прямыми выходами; 3-я, 4-я и 5-я бригады - с 5-ю прямыми выходами. 2.3. Исследовать работу ИС дешифратора К530 ИД 14. 2.4. Используя ИС К530 ИД 14, спроектировать схему и исследовать работу дешифратора с 8-ю инверсными выходами. 2.5. На базе дешифратора (п. 2.4) реализовать логическую функцию: 1-я бригада - функция равнозначности (эквивалентности) 3-х аргументов; 2-я бригада - функция нечетности числа единиц 3-разрядного двоичного слова; 3-я бригада - функция нечетности числа нулей 3-разрядного двоичного слова; 4-я бригада - функция четности числа единиц 3-разрядного двоичного слова; 5-я бригада - функция голосования «2 из 3». 3. Содержание отчета по лабораторной работе Для каждого пункта задания, соответствующего вашему варианту привести: 3.1. Схему. 3.2. Аналитические выражения реализуемых функций. 3.3. Таблицу истинности (функционирования). 4. Контрольные вопросы 1. Дайте определение дешифратора. 2. Что понимают под унитарным кодом? 3. Чем отличается полный дешифратор от неполного? 4. Спроектируйте дешифратор «4-16» по 4.1. линейной схеме; 4.2. пирамидальной схеме. Какая схемная реализация является более оптимальной с точки зрения: а) аппаратурных затрат; б) быстродействия? 5. Оцените потребное количество и типы ЛЭ и ИС, необходимых для построения дешифраторов а)«6-64», б)«8-256» по линейной и пирамидальной схемам. 6. Реализовать на базе дешифратора «4-16» с прямыми выходами логическую функцию: 6.1. равнозначность 4-х аргументов; 6.2. четность 4-х разрядного двоичного слова (четность числа единиц в двоичном слове); 6.3. нечетность 4-х разрядного двоичного слова; 6.4. 7. Каково назначение стробирующего входа (входа «Разрешение») в ИС дешифраторов? 8. Используя ИС К530 ИД 14 спроектируйте дешифратор с 16-ю инверсными выходами. 9. Спроектируйте дешифратор «3 в 8» в базисе ЛЭ «ИЛИ-НЕ». Лабораторная работа 4 Двоичные сумматоры Цель работы: изучение правил выполнения арифметических действий над двоичными числами и исследование принципов построения двоичных сумматоров и вычитателей. 1. Теоретические основы лабораторной работы 1.1 Правила выполнения арифметических операций Арифметические действия (операции) относятся к числу наиболее распространенных операций, выполняемых цифровыми устройствами (ЦУ). Правила выполнения арифметических операций над двоичными числами аналогичны соответствующим правилам десятичной арифметики и сведены в табл.1. Таблица 1 Правила и примеры выполнения арифметических операций над двоичными числами. Двоичное сложение

Слагаемые к-го разряда	Сумма к-го разряда	Перенос в к+1-й разряд		Пример
0 + 0 = 0		0		1100 – перенос
0 + 1 = 1		0	+	1101 – 1-е слагаемое
1 + 0 = 1		0		1100 – 2-е слагаемое
1 + 1 = 0		1		11001 – сумма

Двоичное вычитание

Уменьшаемое к-го разряда	Вычитаемое к-го разряда	Разность к-го разряда	Заем из в к+1-й разряда		Пример
0 - 0 = 0			0		010 – заем
0 - 1 = 1			1	–	1101 – уменьшаемое
1 - 0 = 1			0		1010 – вычитаемое
1 - 1 = 0			0		0011 – разность

Двоичное умножение

Множимое к-го разряда	Множитель к-го разряда	Произве­дение к-го разряда		Пример
0 х 0 = 0			х	1010 – множимое 101 – множитель
0 х 1 = 0 1 х 0 = 0 1 х 1 = 1			+ +	1010 0000 1010
				110010 – произведение

Двоичное деление Делимое Делитель Частное Пример к-го разряда к-го разряда к-го разряда 0 : 0 = ? 0 : 1 = 0 1 : 0 = ? 1 : 1 = 1 Для выполнения арифметических операций над двоичными числами со знаком вводят дополнительный (знаковый) разряд, который указывает, является ли число положительным или отрицательным. Если число положительное, в знаковый разряд проставляется символ 0, если же число – отрицательное, то в знаковый разряд проставляется символ 1. Например, число (+ 5) с учетом знакового разряда (отделяется точкой) запишется как 0.101, а число (-3) – как 1.011. При сложении чисел с одинаковыми знаками числа складываются и сумме присваивается код знака слагаемых, например Несколько усложняется операция сложения чисел с разными знаками (алгебраическое сложение), что равносильно вычитанию чисел. В этом случае необходимо определить большее по модулю число, произвести вычитание и присвоить разности знак большего (по модулю) числа. Для упрощения выполнения этой операции слагаемые представляются в обратном или дополнительном кодах поскольку известно, что операция вычитания (алгебраического сложения) сводится к операции простого арифметического сложения двоичных чисел, представленных в обратном или дополнительном кодах. Положительные числа в прямом, обратном и дополнительном кодах имеют один и тот же вид, а отрицательные – различный. Чтобы представить отрицательное двоичное число в обратном коде, надо поставить в знаковый разряд 1, а во всех остальных разрядах прямого кода заменить единицы нулями, а нули – единицами, т.е. проинвертировать число. При записи отрицательного двоичного числа в дополнительном коде, надо поставить 1 в знаковый разряд, а остальные разряды получить из обратного кода числа, прибавлением 1 к младшему разряду. Приведем примеры записи двоичных чисел со знаками в прямом, обратном и дополнительном кодах. Число Прямой код Обратный код Дополнительный код +6 0.110 0.110 0.110 -5 1.101 1.010 1.011 -11 1.1011 1.0100 1.0101 Поясним процедуру вычитания чисел 5 и 3, и 3 и 5. Последовательность и взаимосвязь операций представлена в табл. 2. Таблица 2 Из приведенных примеров следует, что при использовании обратного кода в устройстве, обеспечивающем суммирование многоразрядных двоичных чисел – двоичном сумматоре, необходимо предусмотреть цепь циклического переноса. В случае использования дополнительного кода эта цепь отсутствует. Из приведенного выше можно сделать следующее заключение. В ЦУ (в компьютере, в частности) нет надобности использовать два специализированных вычислительных устройства, одно из которых – двоичный сумматор, а другое – двоичный вычитатель. Оказывается, что применение простого математического «трюка» (представление двоичных чисел в обратном или дополнительном коде) позволяет приспособить двоичный сумматор для выполнения, как операций сложения двоичных чисел, так и операций их вычитания. Более того, с помощью двоичного сумматора можно обеспечить также выполнение и операций умножения и деления двоичных чисел (т.е. всех четырех арифметических действий), поскольку умножение представляет собой последовательное сложение, а деление – последовательное вычитание. Примеры выполнения этих операций приведены в табл. 3. Таблица 3 1.2 Двоичные сумматоры Суммирование многоразрядных двоичных чисел А=anan-1.a 0 и B=bnbn-1.b0 производится путем их поразрядного сложения с переносом между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое сложение трех одноразрядных чисел (цифр): цифры данного разряда первого слагаемого (ai), цифры данного разряда второго слагаемого (bi) и цифры (1 или 0) переноса из соседнего младшего разряда (pi). В результате сложения для каждого разряда получаются две цифры – сумма для этого разряда (Si) и перенос в следующий старший разряд (pi+1). Условное графическое изображение одноразрядного сумматора и его таблица истинности (функционирования) приведены на рис. 1.

ai	bi	pi	Si	рi+1
а) б) 0 1 0 1 0 1 0 1	0 0 1 1 0 0 1 1	0 0 0 0 1 1 1 1	0 1 1 0 1 0 0 1	0 0 0 1 0 1 1 1

б)

Рис. 1. Условное обозначение (а) и таблица истинности (б) одноразрядного сумматора Для синтеза схемы одноразрядного сумматора запишем выражения для Si и pi+1 (выходов сумматора): (1) (2) Схема одноразрядного сумматора, построенная в соответствии с выражениями (1) и (2) приведена на рис. 2. Многораз­рядный параллельный сумматор может быть составлен из одноразрядных сум­маторов, число которых равно числу разрядов слагаемых, путем соединения выхода, на котором формируется сигнал переноса данного разряда, с входом для сигнала переноса соседнего старшего разряда. Такой способ организации переноса называется последовательным. Пример построения 3-разрядного параллельного сумматора демонстрирует рис. 3. В сумматорах этого типа перенос распространяется последовательно от разряда к разряду по мере образования суммы в каждом разряде. При наиболее неблагоприятных условиях переноса, например, при сложении чисел 11.11 и 00.01 будет иметь место «пробег» единицы переноса через весь сумматор от самого младшего к самому старшему разряду. Поэтому в наихудшем случае время распространения переноса Тзд.р.пер.=n×tзд.р.пер., где tзд.р.пер. – время задержки распространения переноса в одном разряде; n – число разрядов сумматора. Данный тип сумматора наиболее прост с точки зрения схемы цепей распространения переноса, но имеет сравнительно низкое быстродействие. Более высоким быстродействием обладают сумматоры с параллельным переносом, в которых сигналы переноса формируются во всех разрядах одновременно. Этой цели служат специальные схемы ускоренного переноса. 1.3 Двоичные вычитатели В п.1.1 была показана возможность замены операции вычитания двоичных чисел операцией их сложения. Для этого уменьшаемое и вычитаемое представляются в обратном или дополнительном кодах. Рассмотрим примеры применения двоичного сумматора для выполнения операции вычитания. На рис. 4, а приведена схема 3-разрядного двоичного вычитателя, в которой вычитаемое представлено в обратном коде. Она отличается от схемы двоичного параллельного сумматора (рис. 3.) включением 3-х инверторов, обеспечивающих преобразование двоичного числа B=b2b1b 0 (вычитаемого) в обратный код и цепью дополнительного (циклического) переноса с выхода переноса 3-го (старшего) разряда на вход переноса 1-го (младшего) разряда. На рис. 4, б изображена схема 3-разрядного вычитателя, в которой вычитаемое (B) представлено в дополнительном коде. Последнее достигается подачей (прибавлением) “1” к младшему разряду обратного кода вычитаемого. Необходимость в цепи циклического переноса при этом отпадает. 1.4 Двоичные сумматоры - вычитатели Теперь, когда мы знаем, что двоичные сумматоры можно использовать как для сложения, так и для вычитания, спроектируем схему универсального устройства – сумматора - вычитателя, положив в ее основу схему вычитателя (рис. 4, б). Чтобы эта схема работала как 3-разрядный сумматор, достаточно временно (условно) исключить из нее 3 инвертора и на вход переноса младшего разряда подать “0”. В преобразованном виде эта схема (рис. 5) вместо инверторов содержит три логических элемента М2 (сумма по модулю 2). При подаче 0 на вход V логического элемента М2 информационные биты каждого разряда двоичного числа b2b 1b0 проходят через этот элемент без инверсии. Таким образом, при установке 0 на управляющем входе схема складывает двоичные числа a2 a1a0 и b2b1b0. Результат появляется на выходных индикаторах. Кроме того, логический 0 на управляющем входе V поступает на вход переноса младшего разряда двоичного сумматора. Чтобы схема работала как 3-разрядный вычитатель, на управляющем входе V нужно установить уровень логической 1. В этом случае логический элемент М2 действует как инвертор сигналов на входах B одноразрядных сумматоров. Кроме того, логическая 1 на управляющем входе поступает на вход переноса младшего разряда двоичного сумматора. 2. Задание на лабораторную работу 2.1. Используя ЛЭ, расположенные на лабораторном стенде, спроектировать схему и исследовать работу (снять таблицу функционирования) одноразрядного сумматора. 2.2. Исследовать работу (снять таблицу функционирования) ИС 2-разрядного сумматора К155ИМ2. 2.3. На базе ИС К155ИМ2 спроектировать схему 4-разрядного двоичного сумматора – вычитателя и выполнить следующие арифметические операции А+В и С-D (значения А, В, С, D, соответствующие вашему варианту, приведены в табл.).

№ бригады	1	2	3	4	5
А	2	3	3	4	5
В	2	2	3	2	1
С	6	7	5	5	4
D	5	4	1	3	4

3. Содержание отчета Для каждого спроектированного и исследованного в соответствии с заданием устройства должны быть приведены таблицы функционирования и логические выражения реализуемых ими функций и схема устройства. 4. Контрольные вопросы 1. Представьте операнды (слагаемые – при сложении; уменьшаемое и вычитаемое – при вычитании) в двоичном обратном коде и выполните следующие операции: а) (+7) б) (+8) в) (+3) г) (+13) (+1) (-5) (+8) (+10) 2. Представьте операнды в двоичном дополнительном коде и выполните те же операции, что и в пункте 1. 3. Дайте определение одноразрядного сумматора и спроектируйте его схему в ОФПН логических элементов. Сравните потребные для этого аппаратурные затраты (количество ИС) с затратами, необходимыми для схемы, приведенной на рис. 2. 4. Укажите достоинства и недостатки двоичных сумматоров с последовательным переносом. 5. На базе ИС К155ИМ2 спроектируйте схему 8-разрядного сумматора - вычитателя. Лабораторная работа 5 Цифровые компараторы Цель работы: изучение правил выполнения операции сравнения двоичных чисел и исследование принципов построения цифровых компараторов. 1. Теоретические основы лабораторной работы Компаратором (устройством сравнения) называют функциональный узел, обеспечивающий сравнение двух чисел А и В. Если А и В – n-разрядные двоичные числа, то компаратор именуют цифровым. Простейшие компараторы формируют на выходе однобитовый сигнал равенства, или неравенства сравниваемых чисел А и В. Эти отношения используются как логические условия в микропрограммах, в устройствах контроля и диагностики ЭВМ, в устройствах автоматики компараторы используются для сигнализации о выходе величин за установленные пределы и т.д. Компараторы строятся на основе поразрядных операций над одноименными разрядами обоих слов. Слова равны, если попарно равны все одноименные их разряды. Признак (условие) равенства i-х разрядов сравниваемых слов А и В: (1) Условие неравенства i-x разрядов: (2) Схемная реализация приведенных условий изображена на рис. 1, а. Схема n-разрядного компаратора на равенство показана на рис.1, б. Более сложные компараторы выявляют не только факт равенства двух n-разрядных чисел, но и сравнивают числа по значению. Такие компараторы имеют три выхода: “A>B”, “A=B”, “A<B”, и в зависимости от соотношения величин А и В активный уровень (- уровень логической 1) появляется на одном из этих выходов. Построить такой компаратор можно на базе двоичного сумматора, выполнив на нем операцию вычитания А-В и проанализировав полученный результат. Для этого на сумматор нужно число В подать в дополнительном коде (см. лабораторную работу №4 “Двоичные сумматоры”). Тогда выходной перенос сумматора (р1) будет равен 0 лишь в том случае, когда А строго меньше В. Равенство разности 0 является признаком того, что А=В. Единица переноса при нулевой сумме указывает на то, что А строго больше В. Сказанное иллюстрируют следующие примеры: Примечание. Вычитание из числа А числа В=1210=11002 заменено прибавлением к А дополнительного кода числа В, равного 01002 . Правила справедливы, если числа А и В рассматриваются как положительные величины, без знака. Если же их старшие разряды трактуются как знаки, то правила будут несколько иные. Их легко вывести самостоятельно, если есть навыки обращения с обратными и дополнительными кодами. Схема, реализующая описанный алгоритм, изображена на рис. 2. Примером компаратора двоично-кодированных чисел может служить ИС 4-разрядного компаратора К555СП1 (рис. 3). Компаратор имеет 11 входов. Четыре пары входов а i bi (i=0,1,2,3) используются для подачи на них соответствующих разрядов сравниваемых чисел, входы A<B, A=B, A>B позволяют каскадировать несколько ИС компараторов для увеличения разрядности сравниваемых чисел. Компаратор имеет три выхода результатов сравнения: A>B, A=B и A<B. При каскадировании выходы A>B, A=B и A<B схемы, сравнивающей младшие разряды, следует присоединить к одноименным входам последующего каскада. Этим способом с помощью двух компараторов СП1 можно сравнивать два восьмиразрядных слова. Нетрудно подсчитать необходимое число каскадов для любой большей длины сравниваемых слов. Все возможные комбинации поразрядных соотношений входных кодов, а также уровней на входах каскадирования сведены в таблицу, где показаны соответствующие результирующие уровни на выходах A>B, A=B и A<B (табл. 1). Таблица 1

	Входы сравнения данных				Входы наращивания каскадов			Выходы
	a3, b3	a2, b2	a1, b1	а0, b0	I(A>B)	I(A<B)	I(A=B)	A>B	A<B	A=B
1.	a3>b3	x	х	x	x	x	x	B	H	H
2.	a3<b3	х	х	x	x	x	x	H	B	H
3.	a3=b3	a2>b2	х	x	x	x	x	B	H	H
4.	a3=b3	a2<b2	х	x	x	x	x	H	B	H
5.	a3=b3	a2=b2	a1>b1	x	x	x	x	B	H	H
6.	a3=b3	a2=b2	a1<b1	x	x	x	x	H	B	H
7.	a3=b3	a2=b2	a1=b1	a0>b0	x	x	x	B	H	H
8.	a3=b3	a2=b2	a1=b1	a0<b0	x	x	x	H	B	H
9.	a3=b3	a2=b2	a1=b1	a0=b0	H	H	B	H	H	B

2. Задание на лабораторную работу 2.1. На базе 2-х входовых ЛЭ “М2” (К155ЛП5) спроектировать схему и исследовать работу n-разрядного компаратора на равенство, (n=2 для 1-й и 2-й бригад; n=3 для 3-й, 4-й и 5-й бригад). Порядок выполнения пункта 2.1 задания. При фиксированном значении одного из сравниваемых чисел, например А, равном номеру вашей бригады, установить значение второго числа (В) равным, большим и меньшим А на единицу. Результаты сравнения свести в таблицу. 2.2. На базе 4-х разрядного двоичного сумматора спроектировать и исследовать работу компаратора с тремя выходами: A=B, A>B и A<B. Порядок выполнения пункта 2.2 задания. Четырехразрядный двоичный сумматор построить из двухразрядных сумматоров К155ИМ2. При фиксированном значении одного из сравниваемых чисел, например А, равном номеру вашей бригады плюс 3, установить значение второго числа (В) равным, большим и меньшим А на 2. Результаты сравнения свести в таблицу. 2.3. Исследовать работу ИС 4-х разрядного компаратора К555СП1. Порядок выполнения пункта 2.3 задания аналогичен порядку выполнения п. 2.2. Кроме того, для фиксации равенства А=В на входы наращивания (A>B) и (A<B) следует подать напряжение низкого уровня, а на вход I(А=В) – напряжение высокого уровня (см. строку 9 табл. 1). 3. Контрольные вопросы 1. Приведите определение цифрового компаратора и перечислите его возможные применения. 2. Запишите условия равенства (неравенства) одноименных разрядов сравниваемых чисел А и В. 3. Докажите справедливость выражений (1) и (2). 4. Используя 2-х входовые ЛЭ “М2”, спроектируйте схему n-разрядного цифрового компаратора на равенство (неравенство). Определите потребное для этого число ЛЭ “М2”, других ЛЭ, если n=2, 3, 4, 5. 5. Чему равно значение выхода схемы (рис. 1, б) при а) А=В, б)А<B и в)A>B? 6. Выполните требования п. 2.1 задания на лабораторную работу, если в вашем распоряжении имеются 2-х входовые ЛЭ “М2” с инверсными выходами. 7. Используя ИС К555СП1 спроектируйте схему 8-ми разрядного цифрового компаратора. Лабораторная работа 6 Устройства контроля работоспособности ЦУ Цель работы: изучение принципов организации контроля работоспособности ЭВМ и других ЦУ и исследование простейших устройств контроля. 1. Теоретические основы лабораторной работы Сложность ЭВМ и других ЦУ обуславливает необходимость организации и проведения контроля их работоспособности. Нарушения нормальной работы ЦУ в независимости от причин их возникновения приводят к появлению ошибок (искажение одного или нескольких разрядов результата) в работе ЦУ. Поэтому ЦУ, как правило, дополняют устройствами автоматического контроля работоспособности (исправности), простейшие из которых способны обнаружить появление ошибок и могут приостановить в этих случаях процесс дальнейшей обработки с тем, чтобы исключить распространение (размножение) ошибок. В отдельных случаях устройства контроля наделены возможностями автоматически исправлять выявленные ошибки (коррекция ошибок) или же обеспечивают безошибочную работу в независимости от того, имеются в ЦУ неисправности (причины ошибок) или их в ЦУ нет (маскирование ошибок). В основе функционирования ЦУ, дополненных устройствами контроля работоспособности, коррекции и маскирования ошибок лежит принцип избыточности, предполагающий использование той или иной избыточности: временной, информационной, аппаратурной, алгоритмической или их комбинаций. 1.1 Контроль по модулю 2 (контроль по четности/нечетности) Данный метод используют в основном для обнаружения ошибок, возникающих в данных при их передаче по каналам связи или при их хранении в запоминающих устройствах (ЗУ). Метод базируется на применении информационной избыточности и суть его состоит в следующем. Каждое двоичное слово А=am-1.a1a 0, содержащее m информационных разрядов и подлежащее передаче по каналу связи или записи в ЗУ дополняется одним разрядом a, именуемым контрольным. Причем, в контрольный разряд записывается 0 или 1 таким образом, чтобы сумма единиц в слове, включая и контрольный разряд, была четной при контроле по четности и нечетной при контроле по нечетности. Нетрудно убедиться в том, что сумма равна 1, если число единичных значений ее аргументов нечетное, и 0 если оно четное. Таблица 1

а3 а2 а1 а0	aчет.	aнеч.
0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 · · · · 1 1 1 1	0 1 1 0 1 · 0	1 0 0 1 0 · 1

При этом справедливы следующие соотношения: - при контроле по четности, - при контроле по нечетности, В качестве примера в табл. 1 приведены значения контрольного разряда при контроле по четности (aчет.) и по нечетности (aнеч.) для четырехразрядного информационного слова: А=а3а2а1 а0. Полученный таким образом код Ак=а3а2а1 а0a именуют кодом с контролем по четности (нечетности). Возможности обнаружения ошибок для обоих вариантов абсолютно идентичны. В дальнейшем при всех передачах по каналам связи или записи в ЗУ слово передается вместе со своим контрольным разрядом. После передачи слова или считывании его из ЗУ вновь производится сложение разрядов кодовой комбинации по модулю 2 и проверяется, сохранилась ли четность (нечетность) суммы (четность/нечетность числа единиц в кодовом слове). Схема, поясняющая применение контроля по модулю 2 (контроля по четности), приведена на рис. 1. Если при передаче кодового слова по каналу связи или при его хранении в ЗУ в нем возникнет одиночная ошибка (исказится любой один разряд), четность (нечетность) числа единиц в слове нарушается, что и обнаруживается схемой контроля. Код с контролем по четности (нечетности) позволяет также обнаруживать ошибки любой нечетной кратности (3, 5, .), но не выявляет ошибки четной кратности (2, 4, .). Схемы, с помощью которых реализуются многовходовые операции “сумма по модулю 2” (М2) над разрядами некоторого двоичного слова называют схемами свертки слова. На практике чаще используется многоярусная схема свертки пирамидального типа (рис. 2, а). На рис. 2, б представлен другой возможный вариант схемной реализации схем свертки – схема ступенчатого типа. Схемы свертки выпускаются в составе серийных ИС. В качестве примера рассмотрим ИС К155ИП2 (рис. 3). К155ИП2 восьмиразрядная схема для проверки на четность или нечетность суммы единиц входного слова. Микросхема имеет два входа разрешения: четный ЕЕ (even enable) и нечетный ОЕ (odd enable). Эти входы должны получать разноуровневые логические сигналы. Соответственно данным из табл. 2 можно отображать на выходах SЕ и SО четность и нечетность суммы напряжением высокого или низкого уровня (низким или высоким уровнем). К примеру, активным напряжением высокого уровня на выходе SЕ будет отображена четность кода, если на вход ЕЕ подать напряжение высокого уровня, а на входе ОЕ установить низкий (тогда на выходе SО появится напряжение низкого уровня отображающее четность). Если на входах I0¸I7 код нечетный, на выходе SО будет напряжение высокого уровня (на выходе SЕ – низкий уровень). Если соединить входы ЕЕ и ОЕ подать на них напряжение высокого и низкого уровня, на выходах SО и SЕ получим инверсные логические уровни. Проверить четность девятиразрядного слова можно, используя оба входа разрешения, между которыми следует включить инвертор. Для проверки четности числа высоких активных входных уровней девятый разряд данных следует присоединить к ОЕ, а от вывода ОЕ к ЕЕ подать сигнал через инвертор. Для проверки четности числа принятых активных низких уровней следует девятый разряд данных присоединить к ЕЕ, а сигнал от ЕЕ через инвертор подать на ОЕ. Наращивание длины слова обеспечивается за счет последовательного соединения микросхем ИП2, причем выходы SЕ и SО предыдущей микросхемы надо соединить со входами ЕЕ и ОЕ последующей. Таблица 2

Сумма высоких уровней на входах I0¸I7	Вход		Выход
	ЕЕ	ЕО	SЕ (четная)	SО (нечетная)
Четная	В	Н	В	Н
Нечетная	В	Н	Н	В
Четная	Н	В	Н	В
Нечетная	Н	В	В	Н
*	В	В	Н	Н
*	Н	Н	В	В

* - при любых кодах на входах I0¸I7 1.2 Контроль дублированием и троированием К простейшим методам обнаружения ошибок в работе ЦУ относится также метод дублирования ЦУ и сравнения их выходных сигналов. Метод базируется на использовании аппаратурной избыточности. Поясним суть этого метода. Допустим, необходимо контролировать работоспособность некоторого одновыходного ЦУ. Возьмем второе устройство (ЦУк), абсолютно идентичное контролируемому и их входы соединим параллельно, а выходные сигналы устройств подадим на схему сравнения (рис. 4). Учитывая то, что вероятность одновременной потери работоспособности (отказа) обоими ЦУ много меньше вероятности отказа одного из них, можно сделать следующее заключение. Если у=ук , то оба ЦУ исправны и получен­ные на выходе ре-зультаты у и ук не содержат ошибок. Если же у¹ук – отказало одно из ЦУ (один из результатов у или ук ошибочен), но указать, какое именно, не представляется возможным. Устранить указанное ограничение метода контроля дублированием можно, несколько усложнив схему контроля, а именно, перейдя к троированию аппаратуры (трехкратному резервированию) и выборке результата путем “голосования”. Последнее обеспечивается с помощью так называемого мажоритарного элемента, который передает на выход сигнал, соответствующий большинству из входных. Очевидно, что в случае отказа одного из трех ЦУ (что и является наиболее вероятным) сигнал на выходе мажоритарного элемента (Y) все равно останется верным, т.к. он будет равен зна-чению сигналов, имеющих место на выходах двух других работоспособных ЦУ, т.е. происходит маскирование ошибки. Схема реализации метода контроля троированием аппаратуры с мажоритарным элементом (³2) приведена на рис. 5, а, а таблица функционирования мажоритарного элемента на рис. 5, б. a)

Y1 Y2 Y3	Y	a1 a0
0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1	0 0 0 1 0 1 1 1	0 0 1 1 1 0 0 1 0 1 1 0 1 1 0 0

б) Кроме выхода мажоритарного элемента Y, в таблице приведены и выходы а1 и а0 – старший и младший разряды двухразрядного кода, формируемого узлом, определяющим номер отказавшего ЦУ (А). Из таблицы функционирования получаем уравнения связи: (3) , (4) (5) Соответствующая уравнениям связи схема мажоритарного элемента и узла, определяющего номер отказавшего ЦУ приведена на рис. 6. 2. Задание на лабораторную работу 2.1. Используя двухвходовые ЛЭ “М2” спроектировать и исследовать (снять таблицу функционирования) схему свертки m-разрядного двоичного слова: а) пирамидального и б) ступенчатого типов. m=3 – для бригад №№ 1, 2, 3 и m=4 – для бригад №№ 4, 5. 2.2. Исследовать работу (снять таблицу функционирования) ИС К155ИП2. 2.3. Спроектировать и исследовать работу мажоритарного элемента и узла определения номера отказавшего ЦУ (канала). Примечание: мажоритарный элемент должен быть построен с использованием ЛЭ “И-НЕ”. 3. Контрольные вопросы 1. Содержание, возможности и применение контроля по модулю 2. 2. Суть контроля дублированием, каковы возможности контроля дублированием? 3. Принцип действия мажоритарного элемента, его применение. 4. Изобразите схему свертки для проверки на четность n-разрядного двоичного слова, если n=2, 3, 4. 5. Контроль по четности (нечетности) позволяет обнаружить в 9-разрядном слове d ошибок. а) d=1, б) d=2, в) d=3, г) d=любое нечетное число £ 9. Укажите неверный (или неверные) ответ. 6. Объясните как с помощью ИС К155ИП2 получить значение контрольного разряда aчет. (или aнеч.) для 8-разрядного слова. 7. Объясните, как с помощью ИС К155ИП2 проконтролировать четность (нечетность) 9-разрядного слова. Лабораторная работа 7 Мультиплексоры и демультиплексоры Цель работы: практическое освоение принципов построения мультиплексоров и демультиплексоров и экспериментальное их исследование на лабораторном стенде. 1. Теоретические основы лабораторной работы 1.1 Мультиплексоры Мультиплексор – это комбинационная многовходовая схема с одним выходом. Входы мультиплексора подразделяются на информационные Д0, Д 1, ., Дn-1 и управляющие (адресные) А0 , А1, ., Аk-1. Обычно 2k = n, где k и n – число адресных и информационных входов соответственно. Двоичный код, поступающий на адресные входы, определяет (выбирает) один из информационных входов, значение переменной с которого передается на выход y , т.е. мультиплексор реализует функцию: , если (1) Таблица функционирования, описывающая работу мультиплексора, имеющего, например, n = 4 информационных (Д0, Д1, Д 2, Д3) и k = 2 адресных (А0, А 1) входов, представлена в табл. 1. Вариант схемной реализации мультиплексора “4-1” (“четыре в один”, т.е. коммутирующего данные от одного из четырех входов на единственный выход) и его условное графическое изображение представлены на рис. 1. Здесь мультиплексор построен как совокупность двухвходовых конъюкторов данных (их число равно числу информационных входов), управляемых выходными сигналами дешифратора, дешифрирующего двоичный адресный код. Выходы конъюкторов объединены схемой ИЛИ. Рис. 1. Схема мультиплексора с дешифратором (а) и и его условное графическоеизображение В интегральном исполнении применяется более простая схема, в которой конъюкторы дешифратора одновременно выполняют и функцию конъюкторов данных. Работа мультиплексора при этом описывается соотношением (2) Из (2) следует, что при любом значении адресного кода все слагаемые, кроме одного равны нулю. Ненулевое слагаемое равно Дi, где i – значение текущего адресного кода. В соответствии с этим соотношением строятся реальные схемы мультиплексоров, одна из которых для мультиплексора “четыре в один” приведена на рис. 2. Как правило, схема дополняется входом разрешения работы – Е (показан пунктирной линией). При отсутствии разрешения работы (Е=0) выход у становится нулевым и не зависит от комбинации сигналов на информационных и адресных входах мультиплексора. Мультиплексоры 4-1, 8-1, 16-1 выпускаются в составе многих серий цифровых интегральных схем и имеют буквенный код КП. Например, К555КП1 – мультиплексор 2-1 (в данном корпусе размещаются четыре мультиплексора), К555КП12 – мультиплексор 4-1 (в одном корпусе размещаются два мультиплексора) и т.д. В тех случаях, когда функциональные возможности ИС мультиплексоров не удовлетворяют разработчиков по числу информационных входов, прибегают к их каскадированию с целью наращивания числа входов до требуемого значения. Наиболее универсальный способ наращивания размерности мультиплексора состоит в построении пирамидальной структуры, состоящей из нескольких мультиплексоров. При этом первый ярус схемы представляет собой столбец, содержащий столько мультиплексоров, сколько необходимо для получения нужного числа информационных входов. Все мультиплексоры этого столбца коммутируются одним и тем же адресным кодом, составленным из соответствующего числа младших разрядов общего адресного кода. Старшие разряды адресного кода используются во втором ярусе, мультиплексор которого обеспечивает поочередную работу мультиплексоров первого яруса на общий выход. Пирамидальная схема, выполняющая функцию мультиплексора “16-1” и построенная на мультиплексорах “4-1”, показана на рис. 3. 1.2. Демультиплексоры Демультиплексор – схема, выполняющая функцию, обратную функции мультиплексора, т.е. это комбинационная схема, имеющая один информационный вход (Д), n информационных выходов (у0, у1, ., у n-1) и k управляющих (адресных) входов (А0, А 1, ., Аk-1). Обычно, также как и мультиплексоров, 2 k = n. Двоичный код, поступающий на адресные входы, определяет один из n выходов, на который передается значение переменной с информационного входа ( Д), т.е. демультиплексор реализует следующие функции: Таблица функционирования демультиплексора, имеющего n = 4 информационных выходов (у0, у1, у2, у 3) и k = 2 адресных входов (А0, А1), представлена в табл. 2. Таблица 2

Д	А0, А1	у0у1у2у3	Д	А0, А1	у0у1у2у3
0 1 0 1	0 0 0 0 0 1 0 1	0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0	0 1 0 1	1 0 1 0 1 1 1 1	0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1

Уравнения, описывающие работу демультиплексора: (4) Схема демультиплексора, построенная по данным уравнениям и его графическое изображение представлены на рис. 4. Рис. 4. Схема демультиплексора "1-4" (а) и его условное изображение (б) Функция демультиплексора легко реализуется с помощью дешифратора, если его вход “Разрешение” (Е) использовать в качестве информационного входа демультиплексора, а входы 1, 2, 4 . - в качестве адресных входов демультиплексора А0, А1, А2 , . Действительно, при активном значении сигнала на входе Е избирается выход, соответствующий коду, поданному на адресные входы. Поэтому ИС дешифраторов, имеющих разрешающий вход, иногда называют не просто дешифраторами, а дешифраторами-демультиплексорами (например, К155ИД4, К531ИД7 и др.). 1.3 Применение мультиплексоров и демультиплексоров 1.3.1. Термином “мультиплексирование” называют процесс передачи данных от нескольких источников по общему каналу, а устройство, осуществляющее на передающей стороне операцию сведения данных в один канал, принято называть мультиплексором. Подобное устройство способно осуществлять временное разделение сигналов, поступающих от нескольких источников, и передавать их в канал (линию) связи друг за другом в соответствии со сменой кодов на своих адресных входах. На приемной стороне обычно требуется выполнить обратную операцию – демультиплексирование, т.е. распределение порций данных, поступивших по каналу связи в последовательные моменты времени, по своим приемникам. Эту операцию выполняет демультиплексор. Совместное использование мультиплексора и демультиплексора для передачи данных от n источников к n приемникам по общей линии иллюстрирует рис. 5. (В общем случае число источников данных не равно числу приемников). 1.3.2. Если в схеме (рис. 5) n различных источников и приемников заменить n-разрядными источником и приемником, например, регистрами RGист. и RGпр. (изображены пунктирными линиями), то схема может быть использована для преобразования n-разрядного параллельного кода на передающей стороне в последовательный код (с помощью мультиплексора) и последовательного кода в параллельный на приемной стороне (с помощью демультиплексора). При подобном применении мультиплексора и демультиплексора в качестве их адресных кодов используются выходные сигналы двоичного счетчика, последовательно формирующего на своих выходах двоичные коды чисел от 0 до n-1. 1.3.3. Мультиплексор можно использовать в качестве универсального логического элемента для реализации любой логической функции от числа аргументов, равного числу адресных входов мультиплексора. Покажем это на примере логической функции, заданной своей таблицей истинности (табл. 3). Выбираем мультиплексор, имеющий три адресных (по числу аргументов функции) и восемь информационных входов. Для реализации заданной функции информационные входы мультиплексора соединим с уровнями логических “1” и “0” в такой последовательности, которая полностью копирует последовательность единиц и нулей функции в таблице истинности (рис. 6). При этом не требуется ни записи СДНФ, ни ее минимизации. Кстати, функция, заданная табл. 3 (четность числа единиц в трехразрядном слове), не упрощается, поэтому для своей реализации, например, в базисе ЛЭ “И-НЕ” требует четырех ЛЭ “3И-НЕ” и трех инверторов, т.е. в сумме потребуется три ИС. В то же время для реализации схемы по рис. 6 требуется всего одна ИС мультиплексора “8-1”. По этой причине, способ реализации функций трех или большего числа аргументов с помощью ИС мультиплексоров весьма популярен у разработчиков. 2. Задание на лабораторную работу 2.1. Используя ЛЭ, установленные на лабораторном стенде, спроектировать схему мультиплексора и исследовать его работу (снять таблицу истинности). Размерность мультиплексора и тип (базис) ЛЭ задаются табл. 4. Таблица 4

№ бригады (вариант)	Размерность Мультиплексора	Тип (базис) ЛЭ
1	2-1	И-НЕ
2	3-1	И-НЕ
3	3-1	ОФПН(И, ИЛИ, НЕ)
4	4-1	И-НЕ
5	4-1	ОФПН(И, ИЛИ, НЕ)

2.2. Исследовать работу (снять таблицу истинности) ИС мультиплексора К531КП2. 2.3. На основе ИС мультиплексора К531КП2 спроектировать и испытать схему, реализующую логическую функцию, соответствующую вашему варианту (табл. 5). Таблица 5

№ бригады (вариант)	Логическая функция
1	Равнозначность двух переменных
2	Неравнозначность двух переменных
3
4
5

3. Контрольные вопросы 1. Дайте определение мультиплексора и демультиплексора. 2. Перечислите применения мультиплексоров и демультиплексоров. 3. В чем суть каскадирования мультиплексоров? Объясните как на основе ИС мультиплексоров “8-1” спроектировать мультиплексор на 16, 32, и т.д. входов. 4. На основе ИС мультиплексора “8-1” спроектируйте схему, реализующую логическую функцию : 4.1. четности трехразрядного слова (четности числа единиц в трехразрядном слове); 4.2. нечетности трехразрядного слова; 4.3. у=х1х2+х1х3+х2х3. 5. Объясните как с помощью демультиплексора можно осуществить преобразование последовательного кода в параллельный. 6. Объясните как с помощью мультиплексора можно осуществить преобразование параллельного кода в последовательный. 7. Данные от одного из четырех источников должны последовательно передаваться по одной линии одному из трех приемников. Спроектируйте схемы и объясните работу ЦУ передающей и приемной сторон, обеспечивающих такую возможность. Лабораторная работа 8 Синтез и исследование триггеров Цель работы: изучение функционирования триггеров различных типов, принципов их синтеза и взаимопреобразования. 1. Теоретические основы лабораторной работы 1.1 Цифровые устройства последовательностного типа Все цифровые устройства (ЦУ) принято разбивать на два класса: комбинационные ЦУ (КЦУ) и последовательностные ЦУ (ПЦУ). Отличительные особенности этих классов ЦУ состоят в следующем. Для КЦУ значения выходных переменных в некоторый момент времени определяются только значениями входных переменных в тот же момент времени. Для ПЦУ значения выходных переменных определяются не только входными переменными в данный момент, но и их значениями в предшествующие моменты времени. Примером, поясняющим принцип работы ПЦУ, является телефон. Чтобы соединиться с определенным абонентом, следует набрать последовательность цифр, соответствующую его номеру. Произойдет ли подключение к нужному абоненту, когда набирается последняя цифра, зависит как от этой цифры, так и от ранее набранной комбинации цифр. Изменения значений входных переменных ЦУ происходят дискретно во времени. При этом временные интервалы, в течение которых эти значения сохраняются неизменными, называют тактами работы ЦУ. Если пронумеровать такты в порядке их возрастания, то для некоторого k-го такта работы ПЦУ зависимость выходных переменных от входных в общем виде может быть задана соотношением (1) где -вектор выходных переменных, соответствующий k-ому такту работы; m – число выходов ПЦУ; - вектор входных переменных соответственно k-го, k-1, ., k-r тактов работы, j=0,1,.,r; n – число входов ПЦУ; -оператор преобразования ПЦУ. Для реализации зависимости (1) ПЦУ должно характеризоваться свойством запоминания входных переменных, т.е. устройство должно обладать памятью. Память ПЦУ может охватывать произвольное, но обязательно конечное число (r) тактов работы. Поэтому за ПЦУ закрепились также следующие наименования: ЦУ с памятью, многотактные ЦУ, конечные автоматы. Свойство запоминания информации обеспечивается наличием у ПЦУ r различных устойчивых внутренних состояний Q1, Q2, ., Qr, каждое из которых характеризуется определенной комбинацией сигналов во внутренних цепях ПЦУ. По аналогии со входными и выходными переменными внутренние переменные (состояния) кодируются двоичными L-разрядными числами. Значение L определяется из соотношения L=[log2r]+1, где [.] обозначает целую часть log2r. Из вышеизложенного следует: ПЦУ – это цифровой преобразователь информации, способный принимать различные состояния, хранить (сохранять) их, переходить под воздействием входных сигналов из одного состояния в другое и формировать выходные сигналы. Следовательно, задание оператора, реализуемого ПЦУ предполагает: во-первых, установление связи выходных переменных со входными и внутренними переменными для одного и того же такта работы ПЦУ, т.е. связи вида (2) во-вторых, установление связи внутренних переменных для (k+1)-го такта со значениями входных и внутренних переменных k-го такта, т.е. связи вида (3) Приведенные соотношения именуют функциями (уравнениями) выходов (2) и переходов (3). Табличные формы представления указанных функций чаще являются более наглядными и удобными для анализа работы ПЦУ. Соответствующие таблицы называются таблицей выходов и таблицей переходов. 1.2 Триггеры Триггеры являются простейшими ПЦУ. Отличительными особенностями триггеров являются: 1) число внутренних устойчивых состояний равно двум, чему соответствует одна переменная в прямой ( ) или инверсной форме ( ); 2) число выходов у триггера также равно двум, один из них называют прямым, другой – инверсным. Причем значения выходов равны соответствующим значениям внутренней переменной. Поэтому для триггеров принято прямой выход обозначать – , а инверсный – . Состояние триггера определяется по уровню напряжения на его прямом выходе. Если это напряжение уровня логической единицы, т.е. (при этом ), то говорят, что триггер находится в единичном состоянии (в триггер записана “1”). Если же ( ) – триггер находится в нулевом состоянии (записан “0”). Классификация триггеров может осуществляться по ряду признаков. Основным из них является признак логического функционирования, при использовании которого триггеры разделяют по виду характеристического уравнения (так применительно к триггерам называется уравнение переходов). Еще одним важным классификационным признаком является способ записи информации в триггеры. Классификация триггеров по указанным признакам приведена на рис.1. По логическому функционированию различают триггеры типов RS, D, T, JK. Кроме того, используются комбинированные триггеры, в которых совмещаются одновременно несколько типов, и триггеры со сложной входной логикой (группами входов, связанных между собой логическими зависимостями). Простейший триггер имеет только один информационный вход (Т), сохраняет свое состояние при подаче на него сигнала уровня “0” и изменяет состояние на противоположное при подаче входного сигнала уровня “1”. Такой триггер называется счетным (со счетным входом) или Т-триггером, его условное графическое изображение приведено на рис. 2. Из таблицы переходов этого триггера (табл. 1) получим выражение для характеристического уравнения (4) Нетрудно видеть, что Т-триггер реализует логическую функцию “сумма по модулю 2”. D-триггер (рис. 2) также имеет один информационный вход (D). Его состояние повторяет входной сигнал предыдущего такта. Переходы D-триггера представлены в табл. 2. Характеристическое уравнение D-триггера имеет вид: (5) Двухвходовые триггеры RS и JK типов устанавливаются (переключаются) в состояние “1” при подаче сигнала уровня “1” на один из входов, обозначаемый S (для RS-триггеров) или J (для JK-триггеров) и устанавливаются (переключаются) в состояние “0” при подаче сигнала уровня “1” на другой вход – R (для RS-триггеров) или K (для JK-триггеров). Будем называть такие входные сигналы устанавливающими или переключающими. При их отсутствии на обоих входах триггеры сохраняют свое состояние. Различия между RS- и JK-триггерами проявляются в их реакциях на одновременную подачу устанавливающих сигналов на оба входа. Для RS-триггера такая комбинация входных сигналов является запрещенной, при одновременной подаче устанавливающих сигналов на оба входа JK-триггера он меняет свое состояние на противоположное. (Исключением является асинхронный RS-триггер, собранный на ЛЭ “И-НЕ”, для которого устанавливающими сигналами являются сигналы уровня логического “0”). Переходы RS- и JK-триггеров приведены в табл. 3, а графические изображения триггеров на рис. 2. Из таблицы получим выражения для характеристических уравнений RS- и JK- триггеров, которые после их минимизации принимают вид: (6) (7) По способу записи информации различают асинхронные (нетактируемые) и синхронные (тактируемые) триггеры. В асинхронных триггерах переход в новое состояние вызывается изменениями только входных информационных сигналов. Синхронные триггеры кроме информационных входов имеют отдельный вход синхронизации, обычно обозначаемый буквой С (рис. 3). Изменение состояния синхронного триггера может произойти при одновременном воздействии входных информационных сигналов и сигнала синхронизации. По способу восприятия синхронизирующих сигналов триггеры делятся на управляемые уровнем и с динамическим управлением. Управление уровнем означает, что при одном уровне синхросигналов (С) триггер воспринимает входные информационные сигналы и реагирует на них, а при другом ( ) не воспринимает и остается в неизменном состоянии. При динамическом управлении разрешение на переключение триггера дается только в момент перепада синхросигнала (на фронте или срезе синхроимпульса). В остальное время действия синхросигнала независимо от его уровня триггер не воспринимает входные сигналы и, следовательно, остается в неизменном состоянии. Синхровход при динамическом управлении может быть прямым или инверсным. При прямом входе разрешение на переключение триггера имеет место при изменении синхросигнала с уровня нуля до уровня единицы (фронт синхроимпульса); если же у триггера инверсный синхровход, его переключения возможны при изменении синхросигнала с уровня единицы до уровня нуля (срез синхроимпульса). На рис. 4 показаны процессы, происходящие в синхронных триггерах. На диаграммах синхроимпульсов отмечено содержание процессов на отдельных участках, а под диаграммами приведены условные графические изображения синхровходов для соответствующих типов триггеров. Рис. 4. Временные диаграммы, поясняющие работу синхронных триггеров (а) и условные изображения входов синхронизации (б) По характеру процесса переключения триггеры делятся на одноступенчатые и двухступенчатые. В одноступенчатом триггере переключение в новое состояние происходит сразу, в двухступенчатом – по этапам. Двухступенчатый триггер состоит из двух – ведущего (М) и ведомого (S) триггеров (рис. 5). Переход в новое состояние происходит в обоих триггерах поочередно. Один из уровней синхросигнала разрешает прием информации в М-триггер, при этом состояние S-триггера остается неизменным. Другой уровень синхросигнала разрешает передачу нового состояния М-триггера в S-триггер. Рис. 5. Структурная схема (а), временные диаграммы, поясняющие работу (б) и условное графическое изображение двухступенчатого тригерра (MS-триггера) 1.3 Схемотехника триггеров В составе практически всех серий цифровых ИС имеются ИС триггеров различных типов. Естественно, что триггер с требуемой логикой функционирования может быть спроектирован и на россыпи ЛЭ того или иного функционально полного набора ЛЭ. Синтез схемы триггера обычно осуществляется по его характеристическому уравнению. Приведем последовательность необходимых для этого действий на примере синтеза RS-триггеров. Асинхронный RS-триггер. Схема асинхронного RS-триггера, соответствующая характеристическому уравнению (6) может быть построена на ЛЭ любого функционально полного набора. Однако, оптимальное схемное решение получают при использовании ЛЭ монофункциональных наборов “И-НЕ” или “ИЛИ-НЕ”. Для синтеза схемы асинхронного триггера на ЛЭ “И-НЕ” преобразуем (6) к виду (6.1) Соответствующая (6.1) кольцевая схема соединения двух ЛЭ “И-НЕ” приведена на рис. 6, а. Для построения схемы асинхронного RS-триггера на ЛЭ “ИЛИ-НЕ” преобразуем (6) к выбранному базису ЛЭ. Для этого, используя правило де Моргана, перепишем (6) в виде Проинвертировав полученные соотношения, получим (6.2) Соответствующая (6.2) схема асинхронного RS-триггера на ЛЭ “ИЛИ-НЕ” приведена на рис.6, б. Из сопоставления рис. 6,а 6,б можно заключить, что схема триггера не меняется при замене одних ЛЭ другими, меняются местами только входы или выходы схемы. Анализ (6.1) и (6.2) показывает, что асинхронный RS-триггер на ЛЭ “ИЛИ-НЕ” управляется входными сигналами R и S, а на ЛЭ “И-НЕ” – инверсными сигналами и . Другими словами, устанавливающими (переключающими) сигналами для триггера на ЛЭ “ИЛИ-НЕ” являются сигналы уровня логической “1”, а для триггера на ЛЭ “И-НЕ” – уровня логического “0”. При одновременной подаче переключающих сигналов на оба входа (R=S =1 для триггера на ЛЭ “ИЛИ-НЕ”) или (R=S=0 для триггера на ЛЭ “И-НЕ”) триггер распадается на два автономных инвертора. При этом на его обоих выходах будет сигнал уровня “0” (для триггера на ЛЭ “ИЛИ-НЕ”) или уровня “1” (для триггера на ЛЭ “И-НЕ”), т.е. схема теряет триггерные свойства и поэтому указанные комбинации входных сигналов являются запрещенными. Переходы асинхронных RS-триггеров, построенных на ЛЭ “ИЛИ-НЕ” и “И-НЕ” приведены в табл. 4 и 5, а на рис. 7 – временные диаграммы, поясняющие работу триггера на ЛЭ “И-НЕ”. Синхронный RS-триггер. Для получения характеристического уравнения синхронного RS-триггера составим его таблицу переходов, подобную табл. 3, введя в нее третью входную переменную – сигнал синхронизации С. При С =1 триггер изменяет свое состояние в соответствии с логикой функционирования асинхронного триггера, а при С=0 состояния триггера остаются неизменными. Из таблицы переходов выпишем СДНФ характеристического уравнения, которые после их минимизации имеют вид (8) Для построения схемы синхронного RS-триггера в базисе ЛЭ “И-НЕ” дважды проинвертируем (8), в результате получим (8.1) Схема, реализующая эти уравнения, приведена на рис.8. Основой схемы является асинхронный RS-триггер на элементах 3 и 4 (ограничен пунктирным прямоугольником), а элементы 1 и 2 образуют схему входной логики. При С =0 на выходах элементов 1 и 2 действуют единичные сигналы и асинхронный триггер, для которого эти сигналы являются входными, не изменяет своего состояния. Если С=1, то для сигналов S и R элементы 1 и 2 становятся инверторами и асинхронный триггер получает нулевой устанавливающий сигнал от входа, на котором действует единичный сигнал. Следовательно, устанавливающими (переключающими) сигналами для синхронного RS-триггера являются сигналы уровня логической “1”. Временные диаграммы синхронного RS-триггера изображены на рис. 9. Синхронный D-триггер. Триггер реализует задержку входного сигнала D с помощью тактирования, принимая сигнал только по разрешению тактового сигнала С. Из характеристического уравнения синхронного D-триггера (9) видно, что при наличии синхронизирующего сигнала (Сk=1) триггер переходит в состояние Dk: , а при его отсутствии (Сk=0) триггер сохраняет свое состояние: . Схему синхронного D-триггера легко получить из схемы синхронного RS-триггера (рис. 8). Действительно, если ввести в схему входной логики следующие изменения: заменить входы R и S одним входом – D, соединить выход ЛЭ1 со входом ЛЭ2 (вводимые изменения показаны на рис. 8 штриховыми линиями), то получаем схему, реализующую уравнение (9). Условное графическое изображение синхронного D-триггера и его временные характеристики приведены на рис. 10. Т-триггер может быть получен из синхронного RS-триггера (рис. 11, а). Действительно, если синхровход RS-триггера обозначить через Т, его прямой выход соединить со входом R (т.е. сделать R=Q), а инверсный выход со входом С (т.е. сделать S= ), то характеристическое уравнение синхронного RS-триггера (8) преобразуется к виду, совпадающему с характеристическим уравнением Т-триггера(4). Однако, как правило, Т-триггер получают из схем синхронных D- или JK-триггеров. Если обозначить вход синхронизации D-триггера через Т, а его инверсный выход соединить со входом D, т.е. сделать D= (рис. 11,б), то характеристическое уравнение D-триггера (9) примет вид, соответствующий Т-триггеру (4). Для преобразования JK-триггера в Т-триггер достаточно объединить все его входы (рис. 11,в). Если этот вход обозначить через Т (т.е. сделать J=K=C=T), то характеристическое уравнение JK-триггера (7) преобразуется к виду, совпадающему с характеристическим уравнением Т-триггера (4). Рис. 11. Преобразование RS-(а), D-(б) и JK-(в) триггеров в Т-триггер Временные диаграммы Т-триггера изображены на рис. 12. Характерной особенностью Т-триггеров является то, что частота изменения выходных сигналов в два раза меньше частоты входных (см. рис. 12). Это свойство Т-триггеров используется при построении на их основе делителей частоты следования импульсов и двоичных счетчиков. На основе JK-триг­геров можно реализовать и остальные основные типы триггеров. Работа RS-триггера совпадает с работой JK-триггера во всем за исключением запрещенных входных комбинаций для RS-триггера. Следовательно, при использовании JK-триггера в качестве RS-триггера достаточно вход J обозначить через S, а вход R – через K. Условия преобразования JK-триггера в D-триггер найдем из сопоставления их характеристических уравнений (7) и (5). Они становятся тождественными, если вход J обозначить через D, а сигнал на входе К сделать равным . Отсюда следует, что для преобразования JK-триггера в D-триггер достаточно объединить вход J со входом К через инвертор (рис. 13). ИС триггеров наряду с информационными и тактовыми входами обычно имеют асинхронные входы для установки начального состояния триггера. Таких входов может быть два: асинхронной установки единицы (обозначается S) и асинхронной установки нуля (обозначается R). Некоторые ИС триггеров имеют только один из входов (обычно R). Асинхронные входы являются доминирующими, т.е. воздействия по ним осуществляется независимо от сигналов на других входах, которые при этом игнорируются. Как следует из названия, время появления установочных сигналов может быть любым. Если эти сигналы снимаются, то обусловленное ими состояние триггера сохраняется до первого активного изменения синхросигнала, которое определит новое состояние триггера в соответствии с его информационными входами. В современных сериях цифровых ИС триггеры представлены достаточно широко и разнообразно. Приведем описание работы наиболее популярных ИС триггеров 155 серии: К155ТМ2 и К155ТВ1. ИС К155ТМ2 содержит два автономных синхронных D-триггера, имеющих общую цепь питания. Каждый из триггеров (рис. 14) имеет информационный вход D, вход синхронизации С, а также два инверсных асинхронных входа начальной установки S и R (т.е. активный уровень для них – низкий). Если на входы начальной установки одновременно подать сигналы низкого уровня, состояние триггера окажется неопределенным. Триггер устанавливается в состояние, определяемое сигналом на входе D, по положительному перепаду (фронту) синхроимпульса С. Переходы триггера представлены в табл. 6. ИС К155ТВ1 (рис. 15) – универсальный JK-триггер со структурой M-S и, следовательно, тактируемый срезом синхроимпульса. Триггер имеет инверсные асинхронные входы начальной установки S и R. Каждый из информационных входов J и K снабжен трехвходовым логическим элементом И (входная логика), поэтому у ИС три входа J (J1-J3 ) и три входа К (К1-К3). Управление состоянием триггера происходит согласно табл. 7. 2. Задание на лабораторную работу 2.1 Спроектировать, собрать на стенде схемы и исследовать работу (снять таблицы переходов) триггеров, соответствующих номеру вашей бригады (табл. 8). Таблица 8

Тип триггера	Номер бригады
	1	2	3	4	5
1. Асинхронный RS-триггер на ЛЭ “И-НЕ”	+	+	+	+	+
2. Асинхронный RS-триггер на ЛЭ “ИЛИ-НЕ”	+	+	+	+	+
3. Синхронный RS-триггер	+		+		+
4. Синхронный D-триггер		+		+

2.2. Исследовать работу (снять таблицу переходов) установленной на стенде ИС триггера: 1, 3, 5 бригады – К155ТМ2, 2, 4 бригады – К155ТВ1. 2.3. Преобразовать ИС JK-триггера (К155ТВ1) в 2.3.1. D-триггер, 2.3.2. Т-триггер и исследовать работу (снять таблицы переходов) полученных триггеров. 3. Содержание отчета По п. 2.1 задания для каждого из исследованных триггеров в отчете должны быть приведены: · таблица переходов; · СДНФ характеристического уравнения; · МДНФ характеристического уравнения, приведенная к виду, реализуемому в заданном базисе ЛЭ; · схема триггера. По п. 2.2 – условное графическое изображение исследованного триггера и его таблица переходов. По п. 2.3 – условия, обеспечивающие преобразование JK-триггера в D- и Т- триггеры и их таблицы переходов. 4. Контрольные вопросы 1. Приведите определение ПЦУ. 2. Приведите определение триггера, перечислите его отличительные особенности. 3. Какие признаки используют при классификации триггеров? 4. Что такое таблица переходов триггера? Изобразите таблицы переходов известных вам типов триггеров. 5. Что такое характеристическое уравнение триггера? Запишите характеристические уравнения известных вам типов триггеров. 6. Изобразите временные диаграммы известных вам типов триггеров. 7. В чем отличие синхронных триггеров, управляемых уровнем, от триггеров с динамическим управлением? 8. Объясните принцип действия двухступенчатого D-триггера с М-S структурой. 9. Докажите возможность преобразования синхронного RS-триггера в D- триггер; JK-триггера в D- и Т-триггеры, D-триггера в Т-триггер. 10. С какой целью ИС триггеров дополняют асинхронными входами? Лабораторная работа 9 Регистры Цель работы: изучение схемотехнических принципов построения, записи и считывания информации в наиболее распространенные регистры. 1. Теоретические основы лабораторной работы Регистром называется последовательностное цифровое устройство, используемое для записи и хранения n-разрядного двоичного слова. Помимо хранения некоторые виды регистров могут преобразовывать информацию, например, из параллельной во времени формы представления (параллельный код) в последовательную (последовательный код) и наоборот; из прямого кода в обратный и наоборот; сдвигать информацию на один или несколько разрядов в сторону младшего или старшего разрядов. Регистры строятся на базе триггеров, число триггеров в схеме регистра соответствует числу разрядов двоичного слова, подлежащего хранению. Разряды регистра помимо триггеров могут содержать и некоторые ЛЭ, с помощью которых обеспечивается возможность выполнения перечисленных выше преобразований информации. Основным классификационным признаком регистров является способ приема (записи) и выдачи (чтения) информации. По этому признаку различают параллельные, последовательные и параллельно-последовательные регистры. 1.1 Параллельный регистр Параллельным называют регистр, в который n-разрядное двоичное слово записывается одновременно по всем n разрядам. Аналогичным образом осуществляется считывание хранящегося в регистре слова – одновременно по всем его разрядам. При считывании информация, хранящаяся в регистре, сохраняется, т.е. выдается ее копия. Параллельный регистр часто именуют регистром памяти. Основу регистров памяти составляют одноступенчатые синхронные D- или RS- триггеры. В этом качестве могут применяться и JK-триггеры, но их возможности больше, чем требуется для регистров памяти. Пример схемной реализации четырехразрядного регистра памяти приведен на рис. 1. Рис. 1. Регистр памяти: а) схема; б) условное изображение В качестве элементов регистра здесь использованы синхронные D-триггеры. Из схемы следует, что отдельные разряды регистра памяти не обмениваются данными между собой. Общими для разрядов регистра являются цепи управления: синхронизации или разрешения записи (С) и сброса или начальной установки “0”. Из принципа работы синхронного D-триггера следует, что разряды числа А=а3 а2а1а0 запишутся в соответствующие триггеры только после подачи сигнала (импульса) на вход синхронизации С, т.е. при С=1. После смены сигнала на входе С на “0” триггеры переходят в режим хранения. В это время на входы D триггеров можно подать следующее слово, например, В=b3b 2b1b0, которое при появлении сигнала С=1 запишется в регистр. Считывание слова осуществляется с прямых ( ) выходов триггеров (возможно считывание и с инверсных выходов – ). Для установки триггеров в нулевое состояние применяется специальная шина “Уст. “0”, связанная с асинхронными R-входами каждого триггера. 1.2 Последовательный регистр Последовательным называют регистр, в котором осуществляется последовательный (разряд за разрядом) прием и выдача информации. Такой регистр часто именуют регистром сдвига или сдвигающим регистром. Регистр сдвига представляет собой ряд последовательно соединенных триггеров, число которых определяется разрядностью записываемого в него слова. По направлению сдвига записанной в регистр информации различают регистры прямого сдвига, т.е. вправо (в сторону младшего разряда); обратного сдвига, т.е. влево (в сторону старшего разряда); реверсивные регистры, допускающие сдвиг в обоих направлениях. На рис. 2 приведен пример схемной реализации четырехразрядного регистра сдвига вправо, построенный на синхронизируемых фронтом D-триггерах. Рис. 2. Регистр сдвига вправо: а) схема; б) условное изображение При записи в регистр двоичного слова А=а3а2 а1а0 первый разряд вводимого слова (а 0) подается на вход крайнего левого триггера (Т3), являющегося одновременно входом регистра в целом, и записывается в него при поступлении первого сигнала (импульса) синхронизации С. С приходом следующего сигнала синхронизации значение а0 с выхода разряда Q 3 вводится в разряд Q2, а в разряд Q3 поступает а1. С приходом каждого очередного синхроимпульса производится сдвиг поступающей информации на один разряд вправо. После четвертого синхроимпульса регистр оказывается заполненным разрядами слова А и первый разряд слова (а 0) появится на выходе Q0. Если подать на регистр еще одну последовательность из четырех синхроимпульсов, установив при этом на его входе уровень “0”, то из регистра (с выхода Q0, являющегося выходом регистра в целом) будет последовательно выводиться разряды слова А и регистр будут освобожден от хранения слова А (очищен). Таким образом, в процессе сдвига информации каждый триггер Тi регистра: а) передает хранимую информацию на триггер Тi-1, б) изменяет свое состояние за счет приема информации от триггера Тi+1. Передача информации с триггера Тi и изменение его состояния не могут происходить одновременно. Поэтому основная сложность реализации операции сдвига заключается в разделении во времени выполнения указанных этапов в каждом разряде триггере регистра. Эта сложность исключается за счет использования синхронных триггеров с динамическим управлением записью (как показано на рис. 2) или двухступенчатых триггеров, внутренняя организация которых предусматривает разделение во времени этапов приема входной информации и изменения выходной. На рис. 3 приведена схема регистра сдвига влево, построенная на двухступенчатых D-триггерах. Комбинируя схемы сдвига вправо и влево и используя управляющие сигналы, можно построить реверсивный регистр. Рис. 3. Регистр сдвига влево Регистры сдвига (рис. 2, 3) позволяют обеспечить преобразование последовательного кода в параллельный – достаточно в схеме предусмотреть выходы от всех разрядов (на рис. 2 показаны пунктирными линиями). Регистр сдвига легко превращается в кольцевой регистр при соединении выхода последнего разряда с входом первого (рис.4). Для обеспечения других видов записи и считывания применяются комбинированные регистры, пример реализации одного из которых приведен на рис. 5. Здесь двухступенчатые логические элементы И-ИЛИ при V=1 обеспечивают после подачи тактового импульса на вход С передачу сигнала из i-го в i-1-ый триггер, а при V=0 обеспечивается запись в регистр сигналов, представляющих собой параллельный код. Считывание записанного произвольным способом слова возможно как в виде параллельного кода (Q0 ,Q1,Q2,Q3) ,так и в виде последовательного кода при подаче четырех тактовых импульсов. 2. Задание на лабораторную работу Для экспериментального исследования наиболее распространенных регистров используются четыре D-триггера (К155ТМ2) и ряд логических элементов и ИС реверсивного регистра К155ИР1, установленных на лицевой панели стенда. Работа регистров исследуется в статическом режиме, поэтому для контроля состояния триггеров можно использовать светодиоды, расположенные в верхней части стенда. Для записи и сдвига информации в качестве источника тактовых импульсов используется управляемый генератор одиночных импульсов (ГОИ), кнопка запуска которого выведена на лицевую панель стенда. Для установки триггеров в нулевое состояние можно воспользоваться одним из источников нулей и единиц, расположенных в нижнем ряду стенда. 2.1. Исследовать работу параллельного регистра. 2.1.1. Собрать схему, изображенную на рис. 1. 2.1.2. Предварительно преобразовав десятичное число, равное 10, минус номер вашей бригады, в двоичный код, записать это число в регистр. Определить необходимое для этого число тактовых импульсов. 2.1.3. Проверить правильность записи информации. 2.2. Исследовать работу регистра сдвига. 2.2.1. Собрать схему регистра, соответствующую рис. 2. 2.2.2. Последовательно подавая на информационный вход первого триггера логический ноль или единицу, записать в регистр двоичный код числа из п. 2.1.2. Определить необходимое для этого число тактовых импульсов. 2.2.3. Проверить правильность записи. 2.2.4. Контролируя состояние четвертого триггера, считать записанную информацию. Определить необходимое число тактовых импульсов. Зафиксировать состояние триггера после каждого такта. 2.2.5. Повторить пункт 2.1.2 опыта и сохранить записанное в регистр число для выполнения следующего эксперимента. 2.3. Исследовать работу кольцевого регистра. Кольцевой регистр (рис. 4) образуется путем соединения выхода четвертого триггера с информационным входом первого. Тогда число, записанное в регистр, будет циркулировать в нем под действием тактовых импульсов. 2.3.1. Собрать схему опыта и определить код числа, возникающий в регистре после подачи 1, 2, 3 и 4 тактовых импульсов. 2.3.2. Подавая последовательно нужное число тактовых импульсов и контролируя состояния триггеров, проверить правильность функционирования регистра. 2.4. Исследовать работу комбинированного регистра. 2.4.1. Собрать два разряда комбинированного регистра, изображенного на рис. 5. 2.4.2. Изменяя V, определяющее виды записи информации, записать в регистр число 2, представленное в двоичной системе счисления. 2.4.3. Проверить правильность записи информации. 2.5. Исследовать работу ИС регистра К155ИР1 (Справочные данные по ИС К155ИР1 приведены в Приложении). 2.5.1. Записать в регистр число из п. 2.1.2 в параллельном коде. 2.5.2. Считать записанную информацию в последовательном коде. 2.2.3. Записать в регистр число из п. 2.1.2 в последовательном коде. 2.2.4. Считать записанную информацию в параллельном коде. 4. Контрольные вопросы 1. Дайте определение регистра. 2. В чем отличия регистров памяти от регистров сдвига? 3. Какие типы триггеров могут быть использованы для построения схем: а) регистров памяти, б) регистров сдвига? 4. Объясните причину нецелесообразности применения Т-триггеров для построения регистров памяти. 5. Изобразите схему регистра, позволяющего преобразовывать четырехразрядный параллельный код в последовательный. Объясните работу схемы. 6. Объясните каким образом в регистре сдвига каждый синхроимпульс обеспечивает сдвиг информации ровно на один разряд. 7. Почему триггеры, синхронизируемые уровнем, не могут быть использованы для построения регистров сдвига? 8. Перечислите возможности ИС К155ИР1 и необходимые для их реализации действия. Приложение Микросхема К155ИР1(рис. П1) – четырехразрядный, сдвиговый регистр. Он имеет последовательный вход данных S1, четыре параллельных входа D0-D3, а также четыре выхода Q0-Q3 от каждого из триггеров. Регистр имеет два тактовых входа и . От любого из пяти входов данных код поступит на выходы синхронно с отрицательным перепадом, поданным на выбранный тактовый вход. Вход разрешения параллельной загрузки РЕ служит для выбора режима работы регистра. Если на вход РЕ подается напряжение высокого уровня, разрешается работа тактовому входу . В момент прихода на этот вход отрицательного перепада тактового импульса в регистр загружаются данные от параллельных входов D0-D3. Если на вход РЕ подано напряжение низкого уровня, разрешается работа тактовому входу . Отрицательные фронты последовательности тактовых импульсов сдвигают данные от последовательного входа S1 на выход Q0, а затем на Q1, Q2 и Q3, т.е. вправо. Сдвиг данных по регистру влево получится, если соединить выход Q3 и вход D2, Q2 и D1, Q1 и D0. Регистр надо перевести в параллельный режим, подав на вход РЕ напряжение высокого уровня. Напряжение на входе РЕ можно менять только, если на обоих тактовых входах уровни низкие. Однако, если на входе напряжение низкого уровня, перемена сигнала на входе РЕ от низкого уровня к высокому не меняет состояния выходов. Лабораторная работа 10 Цифровые счетчики импульсов Цель работы: изучение схемотехнических принципов построения и экспериментальное исследование цифровых счетчиков импульсов. 1. Теоретические основы лабораторной работы Цифровым счетчиком называют функциональный узел, который осуществляет счет числа поступающих не его вход импульсов, формирует результат счета в заданном коде (обычно двоичном и поэтому такие счетчики именуют двоичными) и при необходимости хранит его. Счетчики можно классифицировать по ряду признаков. В зависимости от направления счета различают суммирующие (с прямым счетом), вычитающие (с обратным счетом) и реверсивные (как с прямым, так и обратным счетом) счетчики. По способу организации переноса различают счетчики с последовательным, параллельным и последовательно-параллельным переносом. Конструктивно счетчики выполняются в виде совокупности ИС Т-триггеров, соответствующим образом соединенных между собой, или в виде одной ИС, содержащий многоразрядный счетчик. Двоичные счетчики могут быть построены и на синхронных или двухступенчатых D-триггерах и JK-триггерах, предварительно преобразованных в Т-триггеры. К основным параметрам двоичного счетчика относятся: 1. Модуль счета или емкость счетчика (К) – максимальное число импульсов, которое может быть подсчитано счетчиком. 2. Разрешающая способность или минимальное время следования (t сл.) – временной интервал между двумя счетными импульсами, при котором не нарушается надежная работа счетчика. Этот параметр определяет максимально допустимую частоту следования счетных импульсов. 3. Время регистрации (tp) – временной интервал между началом подачи счетного импульса и моментом установления результата счета, т.е. окончания самого длительного переходного процесса в счетчике. 1.1 Суммирующие двоичные счетчики На рис. 1 приведена схема и временные диаграммы, поясняющие работу четырехразрядного суммирующего двоичного счетчика с цепями последовательного переноса (инверсный выход i-го разряда (триггера) соединен со входом (i+1)-го разряда). Счетчик построен на D-триггерах, тактируемых фронтом синхроимпульса, преобразованных в асинхронные Т-триггеры (инверсный выход триггера ( ) соединен с информационным входом (Di)). Входом счетчика служит вход крайнего левого триггера (Т0), двоичный код результата счета формируется на выходах триггеров Q0, Q1, Q2, Q3 (Q0 – младший, а Q3 – старший разряды результата счета). Емкость рассматриваемого счетчика К=24=16, поэтому максимальное показание счетчика, соответствующее подаче на его вход 15 счетных импульсов Q 3Q2Q1Q0=11112 =1×23+1×22+1×21+1×2 0=1510. 16-й счетный импульс устанавливает все триггеры в исходное (нулевое) состояние, следовательно, шина “сброс” (установка “0”) необходима лишь в начале работы счетчика. Так как после подачи каждого очередного входного импульса Т-триггер переходит в противоположное состояние, период следования импульсов на выходах каждого разряда в два раза больше, чем на его входе. В любой момент времени состояние счетчика (триггеров его образующих) однозначно определяет число импульсов, поступивших на его вход. Так, например, после поступления на вход счетчика 3-х счетных импульсов триггеры (разряды) счетчика перейдут в состояния Q3=0, Q 2=0, Q1=1, Q0=1 (см. рис. 1, б), т.е. результат счета 0011, а после 7-го счетного импульса – 0111 и т.д. 1.2 Вычитающие двоичные счетчики В вычитающих счетчиках каждый очередной счетный импульс уменьшает результат счета на единицу, т.е. обеспечивается обратный счет. Изменение направления счета при построении счетчика на базе триггеров, аналогичных примененным в п. 1.1, достигается изменением характера межразрядных соединений – вход (i+1)-го разряда соединен с прямым выходом i-го разряда. На рис. 2 приведена схема и временные диаграммы четырехразрядного вычитающего двоичного счетчика. Рис. 1. Суммирующий двоичный счетчик: а)схема, б) временные диаграммы, в) условное изображение Из временных диаграмм следует, что первый из последовательности счетных импульсов устанавливает все триггеры в единичные состояния (N=Nmax =15). Каждый последующий счетный импульс уменьшает результат счета на единицу. Емкость счетчика равна 16, следовательно, 16-й счетный импульс вновь установит все триггеры в единичные состояния. Временные диаграммы (рис. 2, б) изображены с учетом вносимых триггерами задержек (время, необходимое для переключения триггера). Их анализ позволяет определить динамические параметры счетчика: время следования tсл.=4t, где t - время переключения триггера, а также время регистрации tр=4t, соответствующее самому длительному переходному процессу – переходу счетчика из состояния 0000 в состояние 1111. 1.3. Реверсивные двоичные счетчики Сравнение двух рассмотренных выше схем двоичных счетчиков показывает, что для перехода от режима суммирования к режиму вычитания необходимо вход 2, 3, ., n-го триггера переключить от инверсного к прямому выходу предыдущего триггера. Поэтому для построения схемы реверсивного счетчика между его разрядами достаточно включить одну из приведенных на рис. 3 коммутирующих цепей. Для обоих вариантов значение входного сигнала (i+1)-го разряда Следовательно, выбором значения управляющего сигнала V (1 или 0) обеспечивается передача на вход (i+1)-го разряда сигнала Qi или , и таким образом применение счетчика в режиме суммирования (V=1) или вычитания ( V=0). На рис. 4 приведена построенная по указанному принципу схема четырехразрядного реверсивного счетчика. Рис. 4. Схема реверсивного счетчика 1.4 Счетчики с произвольным значением модуля счета Последовательное соединение n триггеров позволяет построить суммирующий или вычитающий счетчик со значением модуля счета К=2n. Часто возникает необходимость построить счетчик, модуль счета которого не равен целой степени основания 2, т.е. К¹2n. На рис. 5 приведен пример схемной реализации суммирующего счетчика с К=10 (декадного счетчика). При поступлении на вход счетчика девяти счетных импульсов он переходит в состояние Q3Q2Q1Q 0=1001 и на два входа ЛЭ 3И поступают уровни логической единицы, а после прихода десятого счетного импульса этим ЛЭ формируется импульс переноса и сигнал, устанавливающий все триггеры в исходное (нулевое) состояние. При любых других состояниях Q3Q2Q1 Q0 (при счете до 10 включительно) ЛЭ 3И не оказывает влияния на функционирование счетчика и он работает в обычном режиме суммирования. 2. Домашнее задание На основе ИС D-триггеров (К155ТМ2) спроектировать схему суммирующего счетчика со значением модуля счета (К), соответствующим вашему варианту (см. табл. 1). Таблица 1

№ бригады	1	2	3	4	5
К	5	6	7	9	11

3. Задание на лабораторную работу Для экспериментального исследования наиболее распространенных разновидностей счетчиков используются четыре D-триггера (ИС К155ТМ2), ряд ЛЭ и ИС реверсивного счетчика К155ИЕ7, установленные на лабораторном стенде. Работа счетчиков исследуется в статическом режиме, поэтому для контроля состояний счетчиков можно использовать светодиоды, расположенные в верхнем ряду стенда. В качестве источника счетных импульсов использовать управляемый генератор одиночных импульсов (ГОИ), кнопка запуска которого выведена на лицевую панель стенда. Для параллельной загрузки счетчика, а также установки триггеров счетчика в нулевое состояние использовать источники логических “0” и “1”, расположенные в нижнем ряду стенда. 3.1. Исследовать работу суммирующего двоичного счетчика. 3.1.1. Собрать схему суммирующего двоичного счетчика (рис. 1). 3.1.2. Установить триггеры счетчика в состояние “0”. 3.1.3. Подать на вход счетчика последовательно 16 счетных импульсов и проконтролировать состояние счетчика (его триггеров) после подачи каждого очередного счетного импульса. 3.1.4. Результаты эксперимента занести в табл. 2. Таблица 2

№ счетного импульса	Выходы счетчика
	Q0	Q1	Q2	Q3
0
1
.	.	.	.	.
16

3.2. Исследовать работу вычитающего двоичного счетчика. 3.2.1. Собрать схему вычитающего двоичного счетчика (рис. 2) и выполнить действия, аналогичные п.п. 3.1.2 - 3.1.4. 3.3. Исследовать работу реверсивного счетчика. 3.3.1. Собрать схему реверсивного счетчика (рис. 4). 3.3.2. Перевести счетчик в режим суммирования и подать на его вход (10-А) счетных импульса (А - № бригады). 3.3.3. Перевести счетчик в режим вычитания и подать на его вход (10-А) счетных импульса. 3.3.4. Результаты экспериментов занести в таблицы, аналогичные табл. 2. 3.4. Исследовать работу счетчика с К¹2n. 3.4.1. Собрать схему счетчика, спроектированного при выполнении домашнего задания, со значением модуля счета К, соответствующим вашему варианту. 3.4.2. Подать на вход счетчика последовательно К счетных импульсов и проконтролировать состояние счетчика (его триггеров) после подачи каждого очередного счетного импульса. 3.4.3. Результаты эксперимента занести в таблицу, аналогичную табл. 2. 3.5. Исследовать работу ИС счетчика К155ИЕ7. 3.5.1. Перевести счетчик в режим суммирования. 3.5.2. Установить триггеры счетчика в состояние “0”. 3.5.3. Подать на вход счетчика последовательно 16 счетных импульсов и проконтролировать состояние счетчика после подачи каждого очередного счетного импульса. 3.5.4. Перевести счетчик в режим вычитания. 3.5.5. Осуществить параллельную загрузку в счетчик числа (10-А). 3.5.6. Подать на вход счетчика последовательно (10-А) счетных импульсов и проконтролировать состояние счетчика после подачи каждого очередного счетного импульса. 3.5.7. Результаты экспериментов свести в таблицы, аналогичные табл. 2. 4. Содержание отчета В отчете по каждому пункту задания должны быть приведены: схема; временные диаграммы и таблица, поясняющие работу исследуемого счетчика. 5. Контрольные вопросы 1. Дайте определение цифрового счетчика. 2. В каком случае цифровой счетчик именуют двоичным? 3. Изобразите временные диаграммы, поясняющие работу асинхронного Т- триггера. 4. На основе ИС JK-триггеров (К155ТВ1) спроектировать схемы трехразрядных а) суммирующего, б) вычитающего счетчиков. 5. Укажите переход между состояниями трехразрядного суммирующего счетчика с последовательным переносом, которому соответствует максимальное значение времени регистрации (tp). 6. Замените триггеры, используемые в схеме счетчика (рис. 1) на D- триггеры, тактируемые срезом синхроимпульса, и постройте временные диаграммы для модернизированной схемы счетчика. Сделайте выводы. 7. Действия, аналогичные указанным в вопросе 6, проведите для схемы вычитающего двоичного счетчика (рис. 2). 8. Спроектируйте схему трехразрядного суммирующего двоичного счетчика с параллельным переносом. Какие преимущества характерны для такого счетчика в сравнении со счетчиком с последовательным переносом? 9. Какой вариант реализации межразрядных коммутирующих цепей (рис. 3) для реверсивных счетчиков является более предпочтительным? Приведите соответствующие обоснования. 10. Объясните работу ИС декадного счетчика К155ИЕ6. 11. На основе ИС К155ИЕ7 спроектируйте схему суммирующего двоичного счетчика со значением модуля счета К=100. 12. Каким образом можно обеспечить деление частоты следования импульсов в заданное (К) число раз? Приложение Микросхемы К155ИЕ6 и К155ИЕ7 - четырехразрядные реверсивные счетчики, аналогичные по структуре. Счетчик ИЕ6 (рис. П1,а ) - двоично-десятичный (декадный), а счетчик ИЕ7 (рис. П1,б) - двоичный. Импульсные тактовые входы для счета на увеличение СU (вывод 5) и на уменьшение СD (вывод 4) в этих микросхемах раздельные. Состояние счетчика меняется по положительным перепадам счетных импульсов от низкого уровня к высокому на каждом из этих тактовых входов. Для упрощения построения счетчиков с числом разрядов, превышающих четыре, обе микросхемы имеют выводы окончания счета на увеличение ( , вывод 12) и на уменьшение ( , вывод 13). От этих выводов берутся тактовые сигналы переноса для последующего и заема от предыдущего четырехразрядного счетчика. Дополнительной логики при последовательном соединении этих счетчиков не требуется: выводы и предыдущей микросхемы присоединяются к выводам CU и CD последующей. По входам разрешения параллельной загрузки и сброса R запрещается действие тактовой последовательности и даются команды загрузки четырехразрядного кода в счетчик или его сброса. В микросхемах ИЕ6 и ИЕ7 счетчики основаны на четырех двухступенчатых триггерах «мастер-помощник». Десятичный счетчик отличается от двоичного внутренней логикой, управляющей триггерами. Счетчики можно переводить в режимы сброса, параллельной загрузки, а также счета на увеличение и уменьшение. Если на вход СD подается импульсный перепад от низкого уровня к высокому (дается команда на уменьшение - down), от содержимого счетчика вычитается 1. Аналогичный перепад, поданный на входе СU, увеличивает результат счета на 1. Если для счета используется один из этих входов, на другом тактовом входе следует зафиксировать напряжение высокого логического уровня. Первый триггер счетчика не может переключиться, если на его тактовом входе зафиксировано напряжение низкого уровня. Во избежание ошибок менять направление счета следует в моменты, когда запускающий тактовый импульс перешел на высокий уровень. На выходах (окончание счета на увеличение, вывод 12) и (окончание счета на уменьшение, вывод 13) нормальный уровень - высокий. Если счет достиг максимума (цифра 9 для ИЕ6 и 15 для ИЕ7), с приходом следующего тактового перепада на вход СU от высокого уровня к низкому (более 9 или более 15) на выходе появится низкое напряжение. Аналогично на выходе появляется напряжение низкого уровня, если на вход СD пришел счетный перепад низкого уровня. Импульсные перепады от выходов и служат, таким образом, как тактовые для последующих входов СU и C D при конструировании счетчиков более высокой разрядности. Если на вход разрешения параллельной загрузки (вывод 11) подать напряжение низкого уровня, то код, зафиксированный ранее на параллельных входах D0 - D3 (выводы 15, 1, 10 и 9), загружается в счетчик и появляется на его выходах Q0 - Q3 (выводы 3, 2, 6 и 7) независимо от сигналов на тактовых входах. Следовательно, операция параллельной загрузки – асинхронная. Параллельный запуск триггеров запрещается, если на вход сброса R (вывод 14) подано напряжение высокого уровня. На всех выходах Qi установится низкий уровень. Принятые сокращения БИС большая интегральная схема ГОИ генератор одиночных импульсов ДНФ дизъюнктивная нормальная форма ИС интегральная схема КНФ конъюнктивная нормальная форма КЦУ комбинационное цифровое устройство ЛЭ логический элемент М модуль счета МДНФ минимальная дизъюнктивная нормальная форма МКНФ минимальная конъюнктивная нормальная форма ОФПН основной функционально полный набор ПЦУ последовательностное цифровое устройство СДНФ совершенная дизъюнктивная нормальная форма СКНФ совершенная конъюнктивная нормальная форма Т триггер ЦУ цифровое устройство Литература 1. Алексеенко А.Г., Шагурин И.М. Микросхемотехника. – М.: Радио и связь, 1982. 2. Вениаминов В.Н., Лебедев О.Н., Мирошниченко А.И. Микросхемы и их применение. – М.: Радио и связь, 1989. 3. Савельев П.В., Коняхин В.В. Функционально-логическое проектирование БИС. – М.: Высшая школа, 1990. 4. Схемотехника ЭВМ / Под ред. Г.Н. Соловьева– М.: Высшая школа, 1985. 5. Токхейм Р. Основы цифровой электроники. – М.: Мир, 1988. 6. Угрюмов Е.П. Цифровая схемотехника. – СПб.: БХП – Петербург, 2001. 7. Хоровиц П., Хилл У., Искусство схемотехники: В 3 томах. – М.; Мир, 1993. 8. Шило В.Л. Популярные цифровые микросхемы: Справочник. –Челябинск: Металлургия, 1988. 9. Цифровые и аналоговые интегральные микросхемы: Справочник / Под ред. С.В.Якубовского – М.: Радио и связь, 1989. 10. Цифровая и вычислительная техника / Под ред. Э.В. Евреинова. – М.: Радио и связь, 1991. 11. Цифровые устройства на микросхемах / Под ред. В.Л. Волчека и Е.Г. Ойхмана. – М.: Энергия, 1975. 12. Электротехника и электроника в экспериментах и упражнениях: В 2 томах / Под ред. Д.Н. Панфилова. – Т. 2. Электроника. – М.: Додэна, 2000. 13. Янсен И. Курс цифровой электроники: В 4 томах. – М.: Мир, 1987. учЕБное ИЗДАНИЕ Тлостанов Юрий Калиметович ОСНОВЫ ЦИФРОВОЙ ТЕХНИКИ Лабораторный практикум по дисциплине Изд. лиц. Серия ИД № 06202 от 01.11.2001. В печать 22.03.2002. Формат 60х84 1/16. Печать трафаретная. Бумага газетная. 6.97 усл.п.л. 6.0 уч.-изд.л. Тираж 100 экз. Заказ _______. Кабардино-Балкарский государственный университет. 360004, г. Нальчик, ул. Чернышевского, 173 Полиграфическое подразделение КБГУ 360004, г. Нальчик, ул. Чернышевского, 173.